VHDL緒論硬件描述語言與數(shù)字邏輯電路設(shè)計(jì)-課件

VHDL硬件描述語言與數(shù)字

邏輯電路設(shè)計(jì)2020/12/271VHDL硬件描述語言與數(shù)字

邏輯電路設(shè)計(jì)2020/12/272020/12/2722020/12/272精品資料3精品資料3你怎么稱呼老師？如果老師最后沒有總結(jié)一節(jié)課的重點(diǎn)的難點(diǎn)，你是否會認(rèn)為老師的教學(xué)方法需要改進(jìn)？你所經(jīng)歷的課堂，是講座式還是討論式？教師的教鞭“不怕太陽曬，也不怕那風(fēng)雨狂，只怕先生罵我笨，沒有學(xué)問無顏見爹娘……”“太陽當(dāng)空照，花兒對我笑，小鳥說早早早……”44精品資料5精品資料5你怎么稱呼老師？如果老師最后沒有總結(jié)一節(jié)課的重點(diǎn)的難點(diǎn)，你是否會認(rèn)為老師的教學(xué)方法需要改進(jìn)？你所經(jīng)歷的課堂，是講座式還是討論式？教師的教鞭“不怕太陽曬，也不怕那風(fēng)雨狂，只怕先生罵我笨，沒有學(xué)問無顏見爹娘……”“太陽當(dāng)空照，花兒對我笑，小鳥說早早早……”662020/12/2772020/12/277課程基本內(nèi)容■EDA介紹■數(shù)字系統(tǒng)硬件設(shè)計(jì)概述■VHDL語言■基本數(shù)字電路設(shè)計(jì)舉例■常用EDA軟件的使用2020/12/278課程基本內(nèi)容■EDA介紹2020/12/278課程考核■期末考試70％■平時(shí)30％2020/12/279課程考核■期末考試70％2020/12/279第一章：數(shù)字系統(tǒng)硬件設(shè)計(jì)概述一：數(shù)字系統(tǒng)和集成電路的發(fā)展二：數(shù)字系統(tǒng)設(shè)計(jì)方法三：數(shù)字系統(tǒng)設(shè)計(jì)與EDA技術(shù)四：數(shù)字系統(tǒng)EDA設(shè)計(jì)語言2020/12/2710第一章：數(shù)字系統(tǒng)硬件設(shè)計(jì)概述一：數(shù)字系統(tǒng)和集成電路的發(fā)展20一：數(shù)字系統(tǒng)和集成電路的發(fā)展第一階段：利用晶體管，電阻，二極管等電子元件設(shè)計(jì)成各式各樣的邏輯門，如NOT，AND，OR，NAND，NOR…等小規(guī)模集成電路（SmallScaleIntegratedCircuit,SSI）；第二階段：以上述基本邏輯門配合卡諾圖化簡，設(shè)計(jì)出譯碼器（Decoder），復(fù)用器(Multiplexer）,加法器（Adder）,觸發(fā)器（FlipFlop）,移位寄存器（ShiftRegister）,計(jì)數(shù)器（Counter）等中規(guī)模集成電路（MediumScaleIntegratedCircuit,MSI）；2020/12/2711一：數(shù)字系統(tǒng)和集成電路的發(fā)展第一階段：利用晶體管，電阻，二極一：數(shù)字系統(tǒng)和集成電路的發(fā)展第三階段：再由這些MSI慢慢地?cái)U(kuò)大，成為大規(guī)模和超大規(guī)模集成電路LSI，VLSI…等。目前：目前在數(shù)字控制電路上所要求的功能，大都通過可編程邏輯設(shè)備(ProgrammableLogicDevice,PLD)，現(xiàn)場可編程門陣列(FieldProgrammableGateArray,FPGA)，微控制器(MicroController)，微處理器(MicroProcessor)，以及專用IC(ApplicationSpecificIntegratedCircuit,ASIC)等芯片來規(guī)劃完成。2020/12/2712一：數(shù)字系統(tǒng)和集成電路的發(fā)展第三階段：再由這些MSI慢慢地2020/12/27132020/12/27132020/12/27142020/12/27142020/12/27152020/12/27152020/12/27162020/12/27162020/12/27172020/12/27172020/12/27182020/12/27182020/12/27192020/12/2719二：數(shù)字系統(tǒng)設(shè)計(jì)方法1．自下而上(BottomUp)的設(shè)計(jì)方法

自下而上的設(shè)計(jì)方法即結(jié)構(gòu)設(shè)計(jì)方法是集成電路系統(tǒng)的基本設(shè)計(jì)方法。其基本思想是將復(fù)雜的系統(tǒng)逐層進(jìn)行功能塊劃分和描述功能塊的拓?fù)溥B接，直到用底層模塊或部件來描述。當(dāng)完成底層模塊或部件的描述后，自下而上進(jìn)行層次擴(kuò)展和層次功能的仿真驗(yàn)證，從而完成整個(gè)系統(tǒng)的功能設(shè)計(jì)和驗(yàn)證。最后，根據(jù)底層模塊或部件的幾何圖形和拓?fù)溥B接關(guān)系完成布圖設(shè)計(jì)和驗(yàn)證。2020/12/2720二：數(shù)字系統(tǒng)設(shè)計(jì)方法1．自下而上(BottomUp)的設(shè)計(jì)二：數(shù)字系統(tǒng)設(shè)計(jì)方法結(jié)構(gòu)設(shè)計(jì)方法的主要特點(diǎn)：是按層次模塊化、結(jié)構(gòu)化。每個(gè)層次的各個(gè)模塊表示一個(gè)子系統(tǒng)或子功能，模塊對外表現(xiàn)為一個(gè)“黑盒”，黑盒用行為功能來描述并提供與外部的連接端口；系統(tǒng)結(jié)構(gòu)清晰明了。結(jié)構(gòu)設(shè)計(jì)方法至今仍有廣泛應(yīng)用，在某些場合和設(shè)計(jì)階段應(yīng)用還可以得到很好的效果。2020/12/2721二：數(shù)字系統(tǒng)設(shè)計(jì)方法結(jié)構(gòu)設(shè)計(jì)方法的主要特點(diǎn)：2020/12/二：數(shù)字系統(tǒng)設(shè)計(jì)方法

但是，結(jié)構(gòu)設(shè)計(jì)方法作為傳統(tǒng)的系統(tǒng)硬件設(shè)計(jì)方法，在系統(tǒng)設(shè)計(jì)的早期就將系統(tǒng)人為地分為硬件和軟件兩個(gè)部分，并先分別獨(dú)立進(jìn)行硬件和軟件設(shè)計(jì)，軟件的開發(fā)受到硬件的嚴(yán)格限制。系統(tǒng)硬件的設(shè)計(jì)則是從選擇具體元器件開始的，用選中的元器件進(jìn)行邏輯電路設(shè)計(jì)，完成系統(tǒng)各獨(dú)立功能模塊設(shè)計(jì)，然后再將各功能模塊連接起來，完成整個(gè)系統(tǒng)的硬件設(shè)計(jì)；軟件設(shè)計(jì)和調(diào)試常常要在硬件設(shè)計(jì)完成之后。這種設(shè)計(jì)方法的缺點(diǎn)是顯然的，如要求設(shè)計(jì)者具有豐富的設(shè)計(jì)經(jīng)驗(yàn)，設(shè)計(jì)過程反復(fù)較多，開發(fā)效率低，可移植性差，可繼承性差，開發(fā)時(shí)間長，不易修改設(shè)計(jì)等等?？傊?，由于自下而上設(shè)計(jì)方法的設(shè)計(jì)策略是從基本部件出發(fā)，逐步組合形成復(fù)雜的系統(tǒng)，因而有可能存在錯(cuò)誤理解系統(tǒng)功能的風(fēng)險(xiǎn)。2020/12/2722二：數(shù)字系統(tǒng)設(shè)計(jì)方法但是，結(jié)構(gòu)設(shè)計(jì)方法作為傳統(tǒng)二：數(shù)字系統(tǒng)設(shè)計(jì)方法2．自上而下(TopDown)的設(shè)計(jì)方法

就是從系統(tǒng)總體要求出發(fā)，自上至下地逐步將設(shè)計(jì)內(nèi)容細(xì)化，最后完成系統(tǒng)硬件的整體設(shè)計(jì)。在利用HDL的硬件設(shè)計(jì)方法中，設(shè)計(jì)者將自上至下分成3個(gè)層次對系統(tǒng)硬件進(jìn)行設(shè)計(jì)。第一層次是對整個(gè)系統(tǒng)的數(shù)學(xué)模型的描述，稱為行為描述。第二層次是采用RTL（數(shù)據(jù)流或寄存器傳輸）方式導(dǎo)出系統(tǒng)的邏輯表達(dá)式，供邏輯綜合使用，稱為RTL方式描述。第三層次則是邏輯綜合，即利用邏輯綜合工具，將RTL方式描述的程序轉(zhuǎn)換成用基本邏輯元件表示的文件，這相當(dāng)于在人工設(shè)計(jì)硬件電路時(shí)，根據(jù)系統(tǒng)要求畫出系統(tǒng)的邏輯原理圖。2020/12/2723二：數(shù)字系統(tǒng)設(shè)計(jì)方法2．自上而下(TopDown)的設(shè)計(jì)方二：數(shù)字系統(tǒng)設(shè)計(jì)方法自上而下的設(shè)計(jì)方法便于從系統(tǒng)級劃分和管理整個(gè)項(xiàng)目，簡化了設(shè)計(jì)隊(duì)伍的管理，減少了不必要的重復(fù)并提高了設(shè)計(jì)的一次成功率。同時(shí)，還可以提供整個(gè)設(shè)計(jì)過程中的各設(shè)計(jì)階段的統(tǒng)一規(guī)范管理，包括系統(tǒng)的測試和各層次的模擬仿真驗(yàn)證。另外，自上而下的設(shè)計(jì)方法更符合人們的設(shè)計(jì)思維習(xí)慣，可以大大提高開發(fā)效率、可繼承性以及縮短開發(fā)時(shí)間，所以得到廣泛應(yīng)用。很多EDA設(shè)計(jì)工具都支持自上而下的設(shè)計(jì)方法。自上而下的設(shè)計(jì)策略是逐步細(xì)化規(guī)格，把每個(gè)部件分解為更小的部件，最低層是基本部件，但這種設(shè)計(jì)方法還在不斷地完善之中。實(shí)際應(yīng)用中常常將自下而上的設(shè)計(jì)方法和自上而下的設(shè)計(jì)方法結(jié)合起來使用。2020/12/2724二：數(shù)字系統(tǒng)設(shè)計(jì)方法自上而下的設(shè)計(jì)方法便于從系統(tǒng)級劃分和管理二：數(shù)字系統(tǒng)設(shè)計(jì)方法4.傳統(tǒng)的系統(tǒng)硬件設(shè)計(jì)方法的主要特征：

采用自下至上的設(shè)計(jì)方法；采用通用的邏輯元、器件；在系統(tǒng)硬件設(shè)計(jì)的后期進(jìn)行仿真和調(diào)試；主要設(shè)計(jì)文件是電原理圖。2020/12/2725二：數(shù)字系統(tǒng)設(shè)計(jì)方法4.傳統(tǒng)的系統(tǒng)硬件設(shè)計(jì)方法的主要特征：二：數(shù)字系統(tǒng)設(shè)計(jì)方法5.

利用HDL語言設(shè)計(jì)系統(tǒng)硬件方法的特點(diǎn)：

采用自上至下的設(shè)計(jì)方法；系統(tǒng)中可大量采用ASIC芯片；采用系統(tǒng)早期仿真；降低了硬件電路設(shè)計(jì)難度；主要設(shè)計(jì)文件是用HDL語言編寫的源程序。2020/12/2726二：數(shù)字系統(tǒng)設(shè)計(jì)方法5.利用HDL語言設(shè)計(jì)系統(tǒng)硬件方法的特三：數(shù)字系統(tǒng)設(shè)計(jì)與EDA技術(shù)EDA概述

EDA就是以計(jì)算機(jī)為工作平臺、以EDA軟件工具為開發(fā)環(huán)境、以硬件描述語言為設(shè)計(jì)語言、以ASIC為實(shí)現(xiàn)載體的電子產(chǎn)品自動化設(shè)計(jì)過程，它包括半導(dǎo)體工藝設(shè)計(jì)自動化、可編程邏輯器件設(shè)計(jì)自動化、電子系統(tǒng)設(shè)計(jì)自動化、印刷電路板PCB（PrintedCircuitBoard）設(shè)計(jì)自動化、仿真測試、故障診斷以及形式驗(yàn)證自動化。需要說明的是，這里所講的是狹義的EDA，沒有包括模擬電路的設(shè)計(jì)自動化。2020/12/2727三：數(shù)字系統(tǒng)設(shè)計(jì)與EDA技術(shù)EDA概述2020/12/272三：數(shù)字系統(tǒng)設(shè)計(jì)與EDA技術(shù)EDA作為一門嶄新的學(xué)科，它的知識體系結(jié)構(gòu)為：①現(xiàn)代電子設(shè)計(jì)理論；②可編程邏輯器件原理、結(jié)構(gòu)及應(yīng)用；③硬件描述語言；④EDA工具的開發(fā)和應(yīng)用；⑤EDA設(shè)計(jì)方法論；⑥EDA的應(yīng)用及實(shí)踐。2020/12/2728三：數(shù)字系統(tǒng)設(shè)計(jì)與EDA技術(shù)EDA作為一門嶄新的學(xué)科，它的歷史回顧：可編程邏輯集成電路的發(fā)展從ＰＲＯＭ到ＣＰＬＤ和ＦＰＧＡ2020/12/2729歷史回顧：可編程邏輯集成電路的發(fā)展從ＰＲＯＭ到ＣＰＬＤ和ＦＰ

在數(shù)字電子系統(tǒng)領(lǐng)域，存在三種基本的器件類型：存儲器、微處理器和邏輯器件。存儲器用來存儲隨機(jī)信息，如數(shù)據(jù)表或數(shù)據(jù)庫的內(nèi)容。微處理器執(zhí)行軟件指令來完成范圍廣泛的任務(wù)，如運(yùn)行字處理程序或視頻游戲。邏輯器件提供特定的功能，包括器件與器件間的接口、數(shù)據(jù)通信、信號處理、數(shù)據(jù)顯示、時(shí)序和控制操作、以及系統(tǒng)運(yùn)行所需要的所有其它功能。

邏輯器件可分類兩大類-固定邏輯器件和可編程邏輯器件。一如其名，固定邏輯器件中的電路是永久性的，它們完成一種或一組功能-一旦制造完成，就無法改變。另一方面，可編程邏輯器件（PLD）是能夠?yàn)榭蛻籼峁┓秶鷱V泛的多種邏輯能力、特性、速度和電壓特性的標(biāo)準(zhǔn)成品部件-而且此類器件可在任何時(shí)間改變，從而完成許多種不同的功能。2020/12/2730在數(shù)字電子系統(tǒng)領(lǐng)域，存在三種基本的器件類型：存儲器、微處理可編程邏輯器件（ProgrammableLogicDevice，簡稱為PLD）是20世紀(jì)70年代發(fā)展起來的一種新型邏輯器件，是目前數(shù)字系統(tǒng)設(shè)計(jì)的主要硬件基礎(chǔ)。目前生產(chǎn)和使用的PLD產(chǎn)品主要有PROM、現(xiàn)場可編程邏輯陣列FPLA（FieldProgrammableLogicArray）、可編程陣列邏輯PAL（ProgrammableArrayLogic）、通用陣列邏輯GAL（GenericArrayLogic）、可擦除的可編程邏輯器件EPLD（ErasableProgrammableLogicDevice）、復(fù)雜可編程邏輯器件CPLD（ComplexProgrammableLogicDevice）、現(xiàn)場可編程門陣列FPGA（FieldProgrammableGateArray）等幾種類型。其中EPLD、CPLD、FPGA的集成度較高，屬于高密度PLD。2020/12/2731可編程邏輯器件（ProgrammableLogic0.1可編程只讀存儲器（ＰＲＯＭ）可編程只讀存儲器PROM（包括EPROM、EEPROM）其內(nèi)部結(jié)構(gòu)是由“與陣列”和“或陣列”組成。它可以用來實(shí)現(xiàn)任何以“積之和”形式表示的各種組合邏輯。熔絲（Fuse）或反熔絲（Antifuse）編程器件采用PROM結(jié)構(gòu)。PROM的總體結(jié)構(gòu)與掩模ROM相同，所不同的是在出廠時(shí)已經(jīng)在存儲矩陣的所有交叉點(diǎn)上全部制作了存儲元件。存儲元件通常有兩種電路形式：一種是由二極管組成的結(jié)破壞型電路；另一種是由晶體三極管組成的熔絲型電路，結(jié)構(gòu)示意圖如圖1.1.1所示。2020/12/27320.1可編程只讀存儲器（ＰＲＯＭ）可編程只讀存儲器PR圖1.1.1PROM結(jié)構(gòu)示意圖2020/12/2733圖1.1.1PROM結(jié)構(gòu)示意圖2020/12/2733在結(jié)破壞型PROM中，每個(gè)存儲單元都有兩個(gè)對接的二極管。這兩個(gè)二極管將字線與位線斷開，相當(dāng)于每個(gè)存儲單元都存有信息“0”。如果將某個(gè)單元的字線和位線接通，即將該單元改寫為“1”，需要在其位線和字線之間加100mA～150mA電流，擊穿D1（使D1的PN結(jié)短路）。這樣，該單元就被改寫為“1”。PROM的存儲單元一旦由“0”改寫為“1”或由“1”改寫為“0”，就變成固定結(jié)構(gòu)，因此只能進(jìn)行一次編程。所以可編程只讀存儲器（PROM）也稱為一次可編程只讀存儲器。2020/12/2734在結(jié)破壞型PROM中，每個(gè)存儲單元都有兩個(gè)對接的二極管。在產(chǎn)品的開發(fā)設(shè)計(jì)過程中，設(shè)計(jì)人員可以通過編程器將所需內(nèi)容（程序和數(shù)據(jù)）自行寫入PROM中得到所要求的ROM。PROM的不斷發(fā)展結(jié)果是EPROM,EEPROM,FLASHMEMORY的誕生．思考作業(yè)：PROM,EPROM,EEPROM,FLASHMEMORY的工作原理，理論基礎(chǔ)．2020/12/2735在產(chǎn)品的開發(fā)設(shè)計(jì)過程中，設(shè)計(jì)人員可以通過編程器將所需內(nèi)容0.2可編程邏輯陣列（ＰＬＡ）可編程邏輯陣列（ＰＬＡ）是為解決ＰＲＯＭ的速度和輸入端方面受到限制的問題而提出的解決方案．ＰＬＡ是由大量的和“與”陣列相連接的輸入端構(gòu)成．在“與”陣列中，通過對不同的連接點(diǎn)編程，可將信號按各種不同的組合“與”在一起．“與”陣列的輸出又連接到一個(gè)“或”陣列．在“或”陣列中，“與”陣列所輸出的各“與”項(xiàng)按不同的組合方式“或”在一起，最后產(chǎn)生出或陣列的輸出．2020/12/27360.2可編程邏輯陣列（ＰＬＡ）可編程邏輯陣列（ＰＬＡ）是可編程邏輯陣列就其典型電路結(jié)構(gòu)形式而言，可以看成是由一個(gè)與門陣列和一一個(gè)或門陣列組成的。2020/12/2737可編程邏輯陣列就其典型電路結(jié)構(gòu)形式而言，可以看成是由一個(gè)與門如同ＰＲＯＭ一樣可用ＰＬＡ外接觸發(fā)器來構(gòu)成狀態(tài)機(jī)．狀態(tài)機(jī)是所有控制邏輯的基本構(gòu)筑模塊．ＰＬＡ的出現(xiàn)使的開發(fā)出最簡易的高級語言ABEL，PALASM和CUPL．用這些語言可把布爾方程式轉(zhuǎn)換為數(shù)據(jù)文件，這些文件可用于編程ＰＬＡ內(nèi)部各陣列的連接點(diǎn)．

簡易高級語言的出現(xiàn)為可編程器件開辟了一個(gè)新領(lǐng)域．2020/12/2738如同ＰＲＯＭ一樣可用ＰＬＡ外接觸發(fā)器來構(gòu)成狀態(tài)機(jī)．狀態(tài)機(jī)是可編程陣列邏輯（ＰＡＬ）ＰＡＬ是ＰＬＡ的一個(gè)變種，類似于ＰＬＡ．類似ＰＬＡ，它也有一個(gè)輸入位數(shù)寬，可編程的“與”陣列，但不同的是其內(nèi)部的“或”陣列是固定的．而且器件里包含大量的反相器就減少了對大規(guī)?！盎颉标嚵械男枨螅纱斯?jié)省出的芯片面積又可以被用來制造其他基本邏輯器件，最重要的是可以把時(shí)鐘控制元件（最典型觸發(fā)器）也做到ＰＡＬ里．由于以上原因，極大增加了ＰＡＬ的復(fù)雜性和使用潛力，也產(chǎn)生了一種對新編程方法的要求，于是第一個(gè)硬件描述語言（ＨＤＬ）誕生了．

2020/12/2739可編程陣列邏輯（ＰＡＬ）ＰＡＬ是ＰＬＡ的一個(gè)變種，類似于ＰＰＡＬ工作原理圖2020/12/2740ＰＡＬ工作原理圖2020/12/27400.3掩膜門陣列ＡＳＩＣ一個(gè)專用集成電路，或者叫ＡＳＩＣ，它并不是可編程器件，但卻是將技術(shù)開發(fā)引向ＣＰＬＤ和ＦＰＧＡ的重要先驅(qū)．2020/12/27410.3掩膜門陣列ＡＳＩＣ一個(gè)專用集成電路，或者叫ＡＳＩＣ0.4CPLD和FPGA理想情況是，硬件工程師需要的某種器件既具有ＡＳＩＣ的優(yōu)點(diǎn)－－電路的高密度和高速度，又同時(shí)具有一個(gè)可編程器件較短的轉(zhuǎn)換功能時(shí)間．解決辦法來自于兩種新型器件：復(fù)雜可編程邏輯器件（CPLD）和現(xiàn)場可編程門陣列（FPGA）．2020/12/27420.4CPLD和FPGA理想情況是，硬件工程師需要的某種CPLD和FPGA很短的交貨時(shí)間可編程的沒有ＮＲＥ費(fèi)用高密度性能實(shí)現(xiàn)許多邏輯函數(shù)速度相對較快ＰＡＬ門陣列2020/12/2743CPLD和FPGA很短的交貨時(shí)間高密度性ＰＡＬ門陣列2020可編程邏輯器件的兩種主要類型是現(xiàn)場可編程門陣列（FPGA）和復(fù)雜可編程邏輯器件（CPLD）。在這兩類可編程邏輯器件中，F(xiàn)PGA提供了最高的邏輯密度、最豐富的特性和最高的性能。現(xiàn)在最新的FPGA器件，如XilinxVirtex?系列中的部分器件，可提供八百萬"系統(tǒng)門"（相對邏輯密度）。這些先進(jìn)的器件還提供諸如內(nèi)建的硬連線處理器（如IBMPowerPC）、大容量存儲器、時(shí)鐘管理系統(tǒng)等特性，并支持多種最新的超快速器件至器件（device-to-device）信號技術(shù)。FPGA被應(yīng)用于范圍廣泛的應(yīng)用中，從數(shù)據(jù)處理和存儲，以及到儀器儀表、電信和數(shù)字信號處理等。2020/12/2744可編程邏輯器件的兩種主要類型是現(xiàn)場可編程門陣列（FPGA）與此相比，CPLD提供的邏輯資源少得多-最高約1萬門。但是，CPLD提供了非常好的可預(yù)測性，因此對于關(guān)鍵的控制應(yīng)用非常理想。而且如XilinxCoolRunner?系列CPLD器件需要的功耗極低，并且價(jià)格低廉，從而使其對于成本敏感的、電池供電的便攜式應(yīng)用（如移動電話和數(shù)字手持助理）非常理想。可編程邏輯的價(jià)值在于其縮短電子產(chǎn)品制造商開發(fā)周期，以及幫助他們更快地將產(chǎn)品推向市場的能力。隨著PLD供應(yīng)商繼續(xù)致力于在可編程邏輯器件中集成更多的功能、降低其成本并提高能夠節(jié)約時(shí)間的IP核心的可用性，可編程邏輯一定會在數(shù)字設(shè)計(jì)人員中進(jìn)一步普及開來。2020/12/2745與此相比，CPLD提供的邏輯資源少得多-最高約1萬門。三：數(shù)字系統(tǒng)設(shè)計(jì)與EDA技術(shù)EDA的發(fā)展概況

集成電路技術(shù)的發(fā)展不斷地給EDA技術(shù)提出新的要求，對EDA技術(shù)的發(fā)展起了巨大的推動作用。從20世紀(jì)60年代中期開始，人們就不斷地開發(fā)出各種計(jì)算機(jī)輔助設(shè)計(jì)工具來幫助設(shè)計(jì)人員進(jìn)行集成電路和電子系統(tǒng)的設(shè)計(jì)。近40年來，EDA技術(shù)大致經(jīng)歷了

計(jì)算機(jī)輔助設(shè)計(jì)CAD（ComputerAidedDesign）

計(jì)算機(jī)輔助工程CAE（ComputerAidedEngineering）和電子系統(tǒng)設(shè)計(jì)自動化ESDA（ElectronicSystemDesignAutomation）三個(gè)發(fā)展階段。2020/12/2746三：數(shù)字系統(tǒng)設(shè)計(jì)與EDA技術(shù)EDA的發(fā)展概況2020/12三：數(shù)字系統(tǒng)設(shè)計(jì)與EDA技術(shù)1．CAD階段（20世紀(jì)60年代中期～20世紀(jì)80年代初）20世紀(jì)70年代，隨著中、小規(guī)模集成電路的開發(fā)和應(yīng)用，傳統(tǒng)的手工制圖設(shè)計(jì)印刷電路板和集成電路的方法已無法滿足設(shè)計(jì)精度和效率的要求，于是工程師們開始進(jìn)行二維平面圖形的計(jì)算機(jī)輔助設(shè)計(jì)，這樣就產(chǎn)生了第一代EDA工具，設(shè)計(jì)者也從繁雜、機(jī)械的計(jì)算、布局和布線工作中解放了出來。但在EDA發(fā)展的初始階段，EDA工具的供應(yīng)商只有幾家，產(chǎn)品幾乎全部面向PCB設(shè)計(jì)、電路模擬或IC版圖設(shè)計(jì)。例如，目前常用的PCB布線軟件Protel的早期版本Tango、用于電路模擬的SPICE軟件以及后來產(chǎn)品化的IC版圖編輯與設(shè)計(jì)規(guī)則檢查系統(tǒng)等軟件，都是這個(gè)時(shí)期的產(chǎn)品。2020/12/2747三：數(shù)字系統(tǒng)設(shè)計(jì)與EDA技術(shù)1．CAD階段（20世紀(jì)60年代三：數(shù)字系統(tǒng)設(shè)計(jì)與EDA技術(shù)20世紀(jì)80年代初，隨著集成電路規(guī)模的增大，EDA技術(shù)有了較快的發(fā)展。更多的軟件公司，如當(dāng)時(shí)的Mentor公司、DaisySystems及LogicSystem公司等進(jìn)入EDA領(lǐng)域，開始提供帶電路圖編輯工具和邏輯模擬工具的EDA軟件，主要解決了設(shè)計(jì)實(shí)現(xiàn)之前的功能檢驗(yàn)問題?？偟膩碇v，這一階段的EDA水平還很低，對設(shè)計(jì)工作的支持十分有限，主要存在兩個(gè)方面的問題需要解決：2020/12/2748三：數(shù)字系統(tǒng)設(shè)計(jì)與EDA技術(shù)20世紀(jì)80年代初三：數(shù)字系統(tǒng)設(shè)計(jì)與EDA技術(shù)①EDA軟件的功能單一、相互獨(dú)立。這個(gè)時(shí)期的EDA工具軟件都是分別針對設(shè)計(jì)流程中的某個(gè)階段開發(fā)的，一個(gè)軟件只能完成其中的一部分工作，所以設(shè)計(jì)者不得不在設(shè)計(jì)流程的不同階段分別使用不同的EDA軟件包。然而，由于不同的公司開發(fā)的EDA工具之間的兼容性較差，為了使設(shè)計(jì)流程前一級軟件的輸出結(jié)果能夠被后一級軟件接受，就需要人工處理或再運(yùn)行另外的轉(zhuǎn)換軟件，這往往很繁瑣，勢必影響設(shè)計(jì)的速度。②對于復(fù)雜電子系統(tǒng)的設(shè)計(jì)，不能提供系統(tǒng)級的仿真和綜合，所以設(shè)計(jì)中的錯(cuò)誤往往只能在產(chǎn)品開發(fā)的后期才能被發(fā)現(xiàn)，這時(shí)再進(jìn)行修改十分困難。2020/12/2749三：數(shù)字系統(tǒng)設(shè)計(jì)與EDA技術(shù)①EDA軟件的三：數(shù)字系統(tǒng)設(shè)計(jì)與EDA技術(shù)2．CAE階段（20世紀(jì)80年代初期～20世紀(jì)90年代初期）這個(gè)階段在集成電路與電子系統(tǒng)設(shè)計(jì)方法學(xué)以及設(shè)計(jì)工具集成化方面取得了許多成果。各種設(shè)計(jì)工具，如原理圖輸入、編譯與連接、邏輯模擬、邏輯綜合、測試碼生成、版圖自動布局以及各種單元庫均已齊全。不同功能的設(shè)計(jì)工具之間的兼容性得到了很大改善，那些不走兼容道路、想獨(dú)樹一幟的CAD工具受到了用戶的抵制，逐漸被淘汰。EDA軟件設(shè)計(jì)者采用統(tǒng)一數(shù)據(jù)管理技術(shù)，把多個(gè)不同功能的設(shè)計(jì)軟件結(jié)合成一個(gè)集成設(shè)計(jì)環(huán)境。按照設(shè)計(jì)方法學(xué)制定的設(shè)計(jì)流程，在一個(gè)集成設(shè)計(jì)環(huán)境中就能實(shí)現(xiàn)由寄存器傳輸級RTL（RegisterTransfersLevel）開始，從設(shè)計(jì)輸入到版圖輸出的全程設(shè)計(jì)自動化。在這個(gè)階段，基于門陣列和標(biāo)準(zhǔn)單元庫設(shè)計(jì)的半定制ASIC得到了極大的發(fā)展，將電子系統(tǒng)設(shè)計(jì)推入了ASIC時(shí)代。但是，大部分從原理圖出發(fā)的CAE工具仍然不能適應(yīng)復(fù)雜電子系統(tǒng)的要求，而且具體化的元件圖形制約著優(yōu)化設(shè)計(jì)。2020/12/2750三：數(shù)字系統(tǒng)設(shè)計(jì)與EDA技術(shù)2．CAE階段（20世紀(jì)80年三：數(shù)字系統(tǒng)設(shè)計(jì)與EDA技術(shù)3．ESDA階段（20世紀(jì)90年代以來）20世紀(jì)90年代以來，集成電路技術(shù)以驚人的速度發(fā)展，其工藝水平已經(jīng)達(dá)到深亞微米級，一個(gè)芯片上可以集成數(shù)百萬甚至上千萬只晶體管，工作頻率可達(dá)GHz。這不僅為片上系統(tǒng)SOC（SystemOnChip）的實(shí)現(xiàn)提供了可能，同時(shí)也給EDA技術(shù)提出了更高的要求，促進(jìn)了EDA技術(shù)的發(fā)展。在這一階段，出現(xiàn)了以硬件描述語言、

系統(tǒng)級仿真和綜合技術(shù)為基本特征的第三代EDA技術(shù)，它使設(shè)計(jì)師們擺脫了大量的具體設(shè)計(jì)工作，而把精力集中于創(chuàng)造性的方案與概念構(gòu)思上，從而極大地提高了系統(tǒng)設(shè)計(jì)的效率，縮短了產(chǎn)品的研制周期。EDA技術(shù)在這一階段的發(fā)展主要有以下幾個(gè)方面。2020/12/2751三：數(shù)字系統(tǒng)設(shè)計(jì)與EDA技術(shù)3．ESDA階段（20世紀(jì)90三：數(shù)字系統(tǒng)設(shè)計(jì)與EDA技術(shù)1）用硬件描述語言來描述數(shù)字電路與系統(tǒng)這是現(xiàn)代EDA技術(shù)的基本特征之一，并且已經(jīng)形成了VHDL和VerilogHDL兩種IEEE（TheInstituteofElectricalandElectronicsEngineers，電氣和電子工程師協(xié)會）標(biāo)準(zhǔn)硬件描述語言。它們均能支持系統(tǒng)級、算法級、RTL級（又稱數(shù)據(jù)流級）和門級各個(gè)層次的描述或多個(gè)不同層次的混合描述，涉及的領(lǐng)域有行為描述和結(jié)構(gòu)描述兩種形式。硬件描述與實(shí)現(xiàn)工藝無關(guān)，而且還支持不同層次上的綜合與仿真。硬件描述語言的使用規(guī)范了設(shè)計(jì)文檔，便于設(shè)計(jì)的傳遞、交流、保存、修改及重復(fù)使用。2020/12/2752三：數(shù)字系統(tǒng)設(shè)計(jì)與EDA技術(shù)1）用硬件描述語言來描述數(shù)字電三：數(shù)字系統(tǒng)設(shè)計(jì)與EDA技術(shù)2）高層次的仿真與綜合

所謂綜合，就是由較高層次描述到低層次描述、由行為描述到結(jié)構(gòu)描述的轉(zhuǎn)換過程；仿真是在電子系統(tǒng)設(shè)計(jì)過程中對設(shè)計(jì)者的硬件描述或設(shè)計(jì)結(jié)果進(jìn)行查錯(cuò)、驗(yàn)證的一種方法。對應(yīng)于不同層次的硬件描述，有不同級別的綜合與仿真工具。高層次的綜合與仿真將自動化設(shè)計(jì)的層次提高到了算法行為級，使設(shè)計(jì)者無需面對低層電路，而把精力集中到系統(tǒng)行為建模和算法設(shè)計(jì)上，而且可以幫助設(shè)計(jì)者在最早的時(shí)間發(fā)現(xiàn)設(shè)計(jì)中的錯(cuò)誤，從而大大縮短了設(shè)計(jì)周期。2020/12/2753三：數(shù)字系統(tǒng)設(shè)計(jì)與EDA技術(shù)2）高層次的仿真與綜合202三：數(shù)字系統(tǒng)設(shè)計(jì)與EDA技術(shù)3）平面規(guī)劃技術(shù)

平面規(guī)劃（Floorplaning）技術(shù)對邏輯綜合和物理版圖設(shè)計(jì)進(jìn)行聯(lián)合管理，做到在邏輯綜合早期設(shè)計(jì)階段就考慮到物理設(shè)計(jì)信息的影響。通過這些信息，可以再進(jìn)一步地對設(shè)計(jì)進(jìn)行綜合和優(yōu)化，并保證不會對版圖設(shè)計(jì)帶來負(fù)面的影響。這在深亞微米級布線時(shí)延已經(jīng)成為主要時(shí)延的情況下，對加速設(shè)計(jì)過程的收斂與成功是有所幫助的。在Synopsys和Cadence等著名公司的EDA系統(tǒng)中都采用了這項(xiàng)技術(shù)。2020/12/2754三：數(shù)字系統(tǒng)設(shè)計(jì)與EDA技術(shù)3）平面規(guī)劃技術(shù)2020/1三：數(shù)字系統(tǒng)設(shè)計(jì)與EDA技術(shù)5）開放性、標(biāo)準(zhǔn)化框架結(jié)構(gòu)的集成設(shè)計(jì)環(huán)境和并行設(shè)計(jì)工程近年來，隨著硬件描述語言等設(shè)計(jì)數(shù)據(jù)格式的逐漸標(biāo)準(zhǔn)化，不同設(shè)計(jì)風(fēng)格和應(yīng)用的要求使得有必要建立開放性、標(biāo)準(zhǔn)化的EDA框架。所謂框架，就是一種軟件平臺結(jié)構(gòu)，為EDA工具提供操作環(huán)境?？蚣艿年P(guān)鍵在于建立與硬件平臺無關(guān)的圖形用戶界面以及工具之間的通信、設(shè)計(jì)數(shù)據(jù)和設(shè)計(jì)流程的管理等，此外還包括各種與數(shù)據(jù)庫相關(guān)的服務(wù)項(xiàng)目。任何一個(gè)EDA系統(tǒng)只要建立一個(gè)符合標(biāo)準(zhǔn)的開放式框架結(jié)構(gòu)，就可以接納其它廠商的EDA工具一起進(jìn)行設(shè)計(jì)工作。這樣，框架作為一套使用和配置EDA軟件包的規(guī)范，就可以實(shí)現(xiàn)各種EDA工具間的優(yōu)化組合，并集成在一個(gè)易于管理的統(tǒng)一環(huán)境下，實(shí)現(xiàn)資源共享。2020/12/2755三：數(shù)字系統(tǒng)設(shè)計(jì)與EDA技術(shù)5）開放性、標(biāo)準(zhǔn)化框架結(jié)構(gòu)的集成三：數(shù)字系統(tǒng)設(shè)計(jì)與EDA技術(shù)針對當(dāng)今電子設(shè)計(jì)中數(shù)字電路與模擬電路并存、硬件設(shè)計(jì)與軟件設(shè)計(jì)并存以及產(chǎn)品更新?lián)Q代快的特點(diǎn)，并行設(shè)計(jì)工程CE（ConcurrentEngineering）要求一開始就從管理層次上把工藝、工具、任務(wù)、智力和時(shí)間安排協(xié)調(diào)好；在統(tǒng)一的集成設(shè)計(jì)環(huán)境下，由若干相關(guān)的設(shè)計(jì)小組共享數(shù)據(jù)庫和知識庫，同步進(jìn)行設(shè)計(jì)。CE改變了傳統(tǒng)的設(shè)計(jì)過程中，過分依賴專業(yè)分工和設(shè)計(jì)人員過分強(qiáng)調(diào)所學(xué)專業(yè)知識的狀況。2020/12/2756三：數(shù)字系統(tǒng)設(shè)計(jì)與EDA技術(shù)針對當(dāng)今電子設(shè)計(jì)中數(shù)字電路與模擬四：數(shù)字系統(tǒng)EDA設(shè)計(jì)語言HDL語言的產(chǎn)生目前,電子系統(tǒng)正向著集成化、大規(guī)模和高速度的方向發(fā)展,所需要的集成電路的規(guī)模越來越大,復(fù)雜程度也越來越高。對于如此大規(guī)模和復(fù)雜電路的設(shè)計(jì)問題,傳統(tǒng)的門級描述方法顯得過于瑣碎,因而難以理解和管理,這就迫使人們尋求更高抽象層次的描述方法和采用高層次的、自頂向下的設(shè)計(jì)方法。邏輯圖和布爾方程雖然可用來描述硬件且抽象程度高于門級描述方法,但對于復(fù)雜的電路,這種描述仍顯得過于繁瑣而不便于使用;在高于邏輯級的抽象層次上,這種方法很難以簡練的方式提供精確的描述,在自頂向下的設(shè)計(jì)方法中不能再把它當(dāng)作主要的描述手段。2020/12/2757四：數(shù)字系統(tǒng)EDA設(shè)計(jì)語言HDL語言的產(chǎn)生2020/12/2四：數(shù)字系統(tǒng)EDA設(shè)計(jì)語言硬件描述語言(HardwareDescriptionLanguage,HDL)就是順應(yīng)人們的這一需要而產(chǎn)生和發(fā)展起來的,它是一種能夠以形式化方式描述電路的結(jié)構(gòu)和行為并用于模擬和綜合的高級描述方法。HDL具有類似于高級程序設(shè)計(jì)語言的抽象能力,有些HDL本身就是從已有的程序設(shè)計(jì)語言（如PASCAL）發(fā)展而來,但其主要目的是用來編寫設(shè)計(jì)文件并建立硬件電路（器件）的邏輯模型。硬件系統(tǒng)的基本性質(zhì)和硬件設(shè)計(jì)的方法決定了HDL的主要特性。HDL的語法和語義定義都是為描述硬件的行為服務(wù),它應(yīng)當(dāng)能自然地描述硬件中并行的、非遞歸的特性以及時(shí)間關(guān)系。一般認(rèn)為,HDL應(yīng)當(dāng)具有以下能力:①能在希望的抽象層次上進(jìn)行精確而簡練的描述。②易于產(chǎn)生用戶手冊、服務(wù)手冊等文件,以便多人配合工作。2020/12/2758四：數(shù)字系統(tǒng)EDA設(shè)計(jì)語言硬件描述語言(Ha四：數(shù)字系統(tǒng)EDA設(shè)計(jì)語言③在不同層次上都易于形成用于模擬和驗(yàn)證的設(shè)計(jì)描述。④在自動設(shè)計(jì)系統(tǒng)中(例如高層次綜合、硅編譯器等)可作為設(shè)計(jì)輸入。⑤可以進(jìn)行硬、軟件的聯(lián)合設(shè)計(jì),消除硬、軟件開發(fā)時(shí)間上的間隔。⑥易于修改設(shè)計(jì)和把相應(yīng)的修改納入設(shè)計(jì)文件中。⑦在希望的抽象層次上可以建立設(shè)計(jì)者與用戶的通信界面。2020/12/2759四：數(shù)字系統(tǒng)EDA設(shè)計(jì)語言③在不同層次上都易于形成用于模四：數(shù)字系統(tǒng)EDA設(shè)計(jì)語言從20世紀(jì)60年代開始,為了解決大規(guī)模復(fù)雜集成電路的設(shè)計(jì)問題,許多EDA廠商和科研機(jī)構(gòu)就建立和使用著自己的電路硬件描述語言,如DataI/O公司的ABEL―HDL,Altera公司的AHDL,Microsim公司的DSL,等等。這些硬件描述語言各具特色,普遍收到了優(yōu)于傳統(tǒng)方法的實(shí)際效果,語言本身也在應(yīng)用中不斷地發(fā)展和完善,逐步成為描述硬件電路的重要手段。然而,隨著HDL應(yīng)用的逐步深入,人們發(fā)現(xiàn),各種非標(biāo)準(zhǔn)HDL之間存在的差異已成為束縛設(shè)計(jì)者選擇最佳的設(shè)計(jì)環(huán)境和進(jìn)行相互交流的巨大障礙,因此,要求HDL標(biāo)準(zhǔn)化的呼聲越來越高。2020/12/2760四：數(shù)字系統(tǒng)EDA設(shè)計(jì)語言從20世紀(jì)60年代開始,為了四：數(shù)字系統(tǒng)EDA設(shè)計(jì)語言VHDL和VerilogHDL語言美國國防部的工程項(xiàng)目有著眾多的承包人,他們曾使用著多種設(shè)計(jì)語言,使得承包人甲的設(shè)計(jì)不能被承包人乙再次利用,這就造成了信息交換和設(shè)計(jì)維護(hù)方面的困難。為了解決這個(gè)問題,20世紀(jì)80年代初美國國防部為其超高速集成電路計(jì)劃(VHSIC)提出了硬件描述語言

VHDL(VHSICHardwareDescriptionLanguage),作為該計(jì)劃的標(biāo)準(zhǔn)HDL格式。在使用中,VHDL很好地體現(xiàn)了標(biāo)準(zhǔn)化的威力,因而逐步得到推廣。1987年12月,IEEE（電氣和電子工程師協(xié)會）正式接受VHDL作為國際標(biāo)準(zhǔn),編號為IEEEStdl076—1987,即VHDL’87。2020/12/2761四：數(shù)字系統(tǒng)EDA設(shè)計(jì)語言VHDL和VerilogHDL語四：數(shù)字系統(tǒng)EDA設(shè)計(jì)語言VHDL和VerilogHDL語言

1993年,對VHDL又作了若干修改,增加了一些功能,新的標(biāo)準(zhǔn)版本記作IEEEStdl076—1993,即VHDL’93。嚴(yán)格地說,VHDL’93和VHDL’87并不完全兼容,新標(biāo)準(zhǔn)增加了一些保留字并刪去了某些屬性。但是,對VHDL’87的源碼只需作少許簡單的修改就可成為合法的VHDL’93代碼。目前,對VHDL’93的擴(kuò)展工作仍在進(jìn)行之中,目標(biāo)是使VHDL既能描述數(shù)字電路,又能描述模擬電路(VHDL―AMS)。2020/12/2762四：數(shù)字系統(tǒng)EDA設(shè)計(jì)語言VHDL和VerilogHDL語四：數(shù)字系統(tǒng)EDA設(shè)計(jì)語言VHDL和VerilogHDL語言

概括地說,VHDL具有以下主要優(yōu)點(diǎn):①VHDL具有強(qiáng)大的功能,覆蓋面廣,描述能力強(qiáng),可用于從門級、電路級直至系統(tǒng)級的描述、仿真和綜合。VHDL支持層次化設(shè)計(jì),可以在VHDL的環(huán)境下,完成從簡練的設(shè)計(jì)原始描述,經(jīng)過層層細(xì)化求精,最終獲得可直接付諸生產(chǎn)的電路級或版圖參數(shù)描述的全過程。②VHDL有良好的可讀性。它可以被計(jì)算機(jī)接受,也容易被讀者理解。用VHDL書寫的源文件,既是程序又是文檔,既是技術(shù)人員之間交換信息的文件,又可作為合同簽約者之間的文件。③VHDL有良好的可移植性。作為一種已被IEEE承認(rèn)的工業(yè)標(biāo)準(zhǔn),VHDL事實(shí)上已成為通用的硬件描述語言,可以在不同的設(shè)計(jì)環(huán)境和系統(tǒng)平臺中使用。④使用VHDL可以延長設(shè)計(jì)的生命周期。因?yàn)閂HDL的硬件描述與工藝技術(shù)無關(guān),不會因工藝變化而使描述過時(shí)。與工藝技術(shù)有關(guān)的參數(shù)可通過VHDL提供的屬性加以描述,工藝改變時(shí),只需修改相應(yīng)程序中的屬性參數(shù)即可。2020/12/2763四：數(shù)字系統(tǒng)EDA設(shè)計(jì)語言VHDL和VerilogHDL語四：數(shù)字系統(tǒng)EDA設(shè)計(jì)語言VHDL和VerilogHDL語言

⑤VHDL支持對大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用。VHDL可以描述復(fù)雜的電路系統(tǒng),支持對大規(guī)模設(shè)計(jì)進(jìn)行分解,由多人、多項(xiàng)目組來共同承擔(dān)和完成。標(biāo)準(zhǔn)化的規(guī)則和風(fēng)格,為設(shè)計(jì)的再利用提供了有力的支持。另一種已于1995年正式成為國際標(biāo)準(zhǔn)的HDL是VerilogHDL,編號為VerilogHDL1364-1995。其特點(diǎn)是編程風(fēng)格與C語言相似,它推出的時(shí)間比VHDL早。在許多領(lǐng)域的應(yīng)用也很普遍。幾年以來，EDA界對VHDL和VerilogHDL這兩種語言一直爭論不休。實(shí)際上這兩種語言各有所長