可編程邏輯器件與eda2部分

可編程邏輯器件與EDA華東師范大學(xué)通信工程系孫力ReviewEDA技術(shù)的發(fā)展歷史CAD，CAE，EDAEDA技術(shù)的主要特征硬件描述語言進(jìn)行輸入（抽象、標(biāo)準(zhǔn)、工藝無關(guān)）邏輯綜合與優(yōu)化（行為級(jí)BL、寄存器傳輸級(jí)RTL）開放性和標(biāo)準(zhǔn)化完備的元件庫數(shù)字系統(tǒng)的描述層次行為、結(jié)構(gòu)、物理幾何從上至下依次為：系統(tǒng)、算法（行為）、寄存器傳輸、邏輯、傳輸方程（門電路、晶體管）HDL描述電路的三種方式：行為、寄存器傳輸、門級(jí)Review數(shù)字系統(tǒng)設(shè)計(jì)方式Top-down(自頂向下)：設(shè)計(jì)、功能仿真、綜合、時(shí)序仿真、下載編程Bottom-up(自底向下)：調(diào)用庫元件IP復(fù)用和SoC什么是IP核？虛擬電路模塊IP核的三種形式：軟（HDL代碼）、硬（版圖）和固SoC(片上系統(tǒng))和典型的SoC系統(tǒng)SoC的實(shí)現(xiàn)方式：全定制和PLDSoPCReview設(shè)計(jì)流程輸入：原理圖或HDL語言輸入Verilog語言VHDL語言綜合：將高層次（HDL語言）描述轉(zhuǎn)換成低層次（電路連接網(wǎng)表）描述行為、邏輯和版圖綜合布局布線：將網(wǎng)表文件與目標(biāo)器件進(jìn)行邏輯映射仿真配置編程編程配置把適配后生成的編程文件裝入到PLD器件中的過程稱為下載。通常將對(duì)基于EEPROM工藝的非易失結(jié)構(gòu)PLD器件的下載稱為編程（Program），將基于SRAM工藝結(jié)構(gòu)的PLD器件的下載稱為配置（Configure）。常用的EDA軟件集成的FPGA/CPLD開發(fā)工具邏輯綜合器仿真工具其他設(shè)計(jì)工具集成的FPGA/CPLD開發(fā)工具邏輯綜合（Synthesizer）仿真工具（simulationtools）1.6EDA技術(shù)的發(fā)展趨勢(shì)

1．高性能的EDA工具將得到進(jìn)一步發(fā)展超大規(guī)模集成電路的集成度和工藝水平不斷提高。工藝的提高對(duì)EDA工具提出更高要求。（寄生效應(yīng)，投資）市場(chǎng)對(duì)電子產(chǎn)品的集成度要求提高。（成本、體積、功耗和設(shè)計(jì)效率）高性能的EDA工具，其自動(dòng)化和智能化程度不斷提高，為嵌入式系統(tǒng)設(shè)計(jì)提供了功能強(qiáng)大的開發(fā)環(huán)境。計(jì)算機(jī)硬件平臺(tái)性能大幅度提高，為復(fù)雜的SoC設(shè)計(jì)提供了物理基礎(chǔ)。EDA技術(shù)的發(fā)展趨勢(shì)2．EDA技術(shù)將促使ASIC和FPGA逐步走向融合ASIC：尺寸小，功耗低，功能強(qiáng)大；設(shè)計(jì)復(fù)雜，成本高，必須批量生產(chǎn)。FPGA:開發(fā)成本低，現(xiàn)場(chǎng)編程適應(yīng)性強(qiáng)；體積大，功耗大。3．EDA技術(shù)的應(yīng)用領(lǐng)域?qū)⒃絹碓綇V泛。(高速、高密度、低功耗和低電壓)第2章FPGA/CPLD器件

2.1PLD器件概述2.2PLD的基本原理與結(jié)構(gòu)2.3低密度PLD的原理與結(jié)構(gòu)2.4CPLD的原理與結(jié)構(gòu)2.5FPGA的原理與結(jié)構(gòu)2.6FPGA/CPLD的編程元件2.7邊界掃描測(cè)試技術(shù)2.8FPGA/CPLD的編程與配置2.9FPGA/CPLD器件概述2.10FPGA/CPLD的發(fā)展趨勢(shì)2.1PLD器件概述PLD的發(fā)展歷程熔絲編程的PROM和PLA器件

AMD公司推出PAL器件

GAL器件

FPGA器件

EPLD器件

CPLD器件

內(nèi)嵌復(fù)雜功能模塊的SoPCPLD的發(fā)展1985年，美國(guó)Xilinx公司推出了現(xiàn)場(chǎng)可編程門陣列（FPGA，F(xiàn)ieldProgrammableGateArray）CPLD（ComplexProgrammableLogicDevice），即復(fù)雜可編程邏輯器件，是從EPLD改進(jìn)而來的。PLD按集成度分類可編程邏輯器件PLDLDPLD（低密度PLD）HDPLD（高密度PLD）EPLDFPGACPLDPROMFPLAPALGAL可分為高密度和低密度兩種四種PLD器件的區(qū)別按編程元件和編程工藝分類PLD器件按照可以編程的次數(shù)可以分為兩類：(1)一次性編程器件（OTP，OneTimeProgrammable）(2)可多次編程器件OTP類器件的特點(diǎn)是：只允許對(duì)器件編程一次，不能修改，而可多次編程器件則允許對(duì)器件多次編程，適合于在科研開發(fā)中使用。按編程元件和編程工藝分類熔絲（Fuse）反熔絲（Antifuse）編程元件紫外線擦除、電可編程，如EPROM。電擦除、電可編程方式，(EEPROM、快閃存儲(chǔ)器（FlashMemory）），如多數(shù)CPLD靜態(tài)存儲(chǔ)器（SRAM）結(jié)構(gòu)，如多數(shù)FPGA非易失性器件易失性器件補(bǔ)充組合邏輯表達(dá)任何邏輯函數(shù)都可以用最小項(xiàng)表達(dá)式來表示。最小項(xiàng)表達(dá)式：由使函數(shù)取值為1的所有最小項(xiàng)之和構(gòu)成的表達(dá)式.在n變量的邏輯函數(shù)中，如果一個(gè)乘積項(xiàng)含有n個(gè)變量，而且每個(gè)變量以原變量或以反變量的形式在該乘積項(xiàng)中僅出現(xiàn)一次，則該乘積項(xiàng)稱為n變量的最小項(xiàng)。A、B、C是三個(gè)邏輯變量，由這三個(gè)變量可以構(gòu)成許多乘積項(xiàng)，根據(jù)最小項(xiàng)的定義，只有8個(gè)乘積項(xiàng)：邊緣D觸發(fā)器的邏輯功能D觸發(fā)器只有一個(gè)觸發(fā)輸入端D，因此，邏輯關(guān)系非常簡(jiǎn)單；DCLKQQN0時(shí)鐘邊沿011時(shí)鐘邊沿10×0lastQlastQN×1lastQlastQND觸發(fā)器的特性方程為：Qn+1=D補(bǔ)充D觸發(fā)器觸發(fā)器的觸發(fā)翻轉(zhuǎn)發(fā)生在CP的上升沿。判斷觸發(fā)器次態(tài)的依據(jù)是CP上升沿前一瞬間輸入端D的狀態(tài)。2.2PLD的基本原理和結(jié)構(gòu)PLD主體與門陣列或門陣列乘積項(xiàng)和項(xiàng)輸入電路輸入信號(hào)互補(bǔ)輸入輸出電路輸出函數(shù)反饋輸入信號(hào)可直接輸出也可反饋到輸入23ABCDF2F2=B+C+DABCDF1PLD的邏輯符號(hào)表示方法1.輸入緩沖器表示方法AAA2.與門和或門的表示方法固定連接編程連接F1=A?B?C×PLD具有較大的與或陣列，邏輯圖的畫法與傳統(tǒng)的畫法有所不同。24下圖列出了連接的三種特殊情況:1.輸入全編程，輸出為0。2.也可簡(jiǎn)單地在對(duì)應(yīng)的與門中畫叉，因此E=D=0。3.乘積項(xiàng)與任何輸入信號(hào)都沒有接通，相當(dāng)與門輸出為1。2.3低密度PLD的原理與結(jié)構(gòu)PROM

PROM的邏輯陣列結(jié)構(gòu)

下圖給出最簡(jiǎn)單的PROM電路圖，右圖是左圖的簡(jiǎn)化形式。實(shí)現(xiàn)的函數(shù)為：固定連接點(diǎn)（與）編程連接點(diǎn)（或）1.與固定、或編程：（PROM）ABCBCA000001010111全譯碼

連接點(diǎn)編程時(shí)，需畫一個(gè)叉。

用PROM完成半加器邏輯陣列

2.與、或全編程：代表器件是PLA（ProgrammableLogicArray），對(duì)開發(fā)軟件要求較高，實(shí)際中不常用。PLA邏輯陣列示意圖

3.與編程、或固定：代表器件PAL（ProgrammableArrayLogic）和GAL（GenericArrayLogic）。

PAL結(jié)構(gòu)

PAL的常用表示

PAL的基本結(jié)構(gòu)PAL是由可編程的與陣列、固定的或陣列和輸出電路三部分組成。有些PAL器件中，輸出電路包含觸發(fā)器和從觸發(fā)器輸出端到與陣列的反饋線，便于實(shí)現(xiàn)時(shí)序邏輯電路。PAL器件的型號(hào)很多，它的典型輸出結(jié)構(gòu)通常有五種，其余的結(jié)構(gòu)是在這五種結(jié)構(gòu)基礎(chǔ)上變形而來。同一型號(hào)的PAL器件的輸入、輸出端個(gè)數(shù)固定。321.專用輸出結(jié)構(gòu)一個(gè)輸入四個(gè)乘積項(xiàng)通過或非門低電平輸出。

如輸出采用或門，為高電平有效PAL器件。若采用互補(bǔ)輸出的或門，為互補(bǔ)輸出器件。輸入信號(hào)四個(gè)乘積項(xiàng)II332.可編程I/O輸出結(jié)構(gòu)兩個(gè)輸入，一個(gè)來自外部I，另一來自反饋I/O。8個(gè)乘積項(xiàng)

當(dāng)最上面的乘積項(xiàng)為高電平時(shí)，三態(tài)門開通，I/O可作為輸出或反饋；乘積項(xiàng)為低電平時(shí)，三態(tài)門關(guān)斷，作為輸入。34輸出使能OE3.寄存器型輸出結(jié)構(gòu)：也稱作時(shí)序結(jié)構(gòu)，如下圖所示。8個(gè)乘積項(xiàng)或門的輸出通過D觸發(fā)器，在CP的上升沿時(shí)到達(dá)輸出。觸發(fā)器的Q端可以通過三態(tài)緩沖器送到輸出引腳觸發(fā)器的反相端反饋回與陣列，可構(gòu)成時(shí)序邏輯電路CP和輸出使能OE是PAL的公共端4.帶異或門的寄存器型輸出結(jié)構(gòu)：增加了一個(gè)異或門把與項(xiàng)分割成兩個(gè)或項(xiàng)兩個(gè)或項(xiàng)在觸發(fā)器的輸入端異或之后，在時(shí)鐘上升沿到來時(shí)存入觸發(fā)器內(nèi)365.運(yùn)算選通反饋輸出結(jié)構(gòu)：運(yùn)算選通反饋結(jié)構(gòu)反饋選通電路的輸入變量BA+BA+BA+BA+B反饋選通電路的反饋?zhàn)兞緼反饋選通結(jié)構(gòu)的反饋量再接至與邏輯陣列作為輸入變量PAL22V10兩種芯片封裝形式DIP(DualInlinePackage)PLCC(PlasticLeadedChipCarrier)PAL22V10部分結(jié)構(gòu)圖PAL22V10內(nèi)部的宏單元GAL的基本結(jié)構(gòu)采用EECMOS工藝和靈活的輸出結(jié)構(gòu)，有電擦除、可反復(fù)編程的特性。與PAL相比，GAL的輸出結(jié)構(gòu)配置了可以任意組態(tài)的輸出邏輯宏單元OLMC（OutputLogicMacroCell）。因此，同一型號(hào)的GAL器件可滿足多種不同的需要，具有靈活性和通用性。41GAL和PAL在結(jié)構(gòu)上的區(qū)別見下圖：PAL結(jié)構(gòu)GAL結(jié)構(gòu)

適當(dāng)?shù)貫镺LMC進(jìn)行編程，GAL就可以在功能上代替前面討論過的PAL各種輸出類型以及其派生類型8個(gè)輸入緩沖器8個(gè)輸出反饋緩沖器一個(gè)共用時(shí)鐘CLK8個(gè)輸出緩沖器8個(gè)OLMCGAL16V8的結(jié)構(gòu)（局部）

GAL22V10的結(jié)構(gòu)（局部）

GAL22V10的OLMC結(jié)構(gòu)S1S0=00,低電平有效寄存器輸出S1S0=01,高S1S0=10,低電平有效組合邏輯輸出S1S0=11,高低密度PLD小結(jié)SPLD總結(jié)SPLD(SimplePLD)特指規(guī)模小于1000門的PLD，其是由PLA發(fā)展起來的；具有代表性的器件有PALACE公司的PAL器件及Lattic公司的GAL；PAL及GAL器件總體由一個(gè)與或陣列及若干OLMC(輸出邏輯宏單元)構(gòu)成；相比PLA器件，由于具有OLMC，其可以完成比PLA更復(fù)雜的邏輯；2.4CPLD的原理與結(jié)構(gòu)CPLDCPLD(ComplexPLD)的規(guī)模較大，可完成比SPLD更豐富的邏輯設(shè)計(jì)；具有代表性的器件有：Lattic公司的isp器件、ALTRA公司的MAX7000、MAX3000器件以及Xilinx的XC9500系列；CPLD可看作由若干片SPLD構(gòu)成，但在PAL和OLMC間插入了一個(gè)GRP（GlobalRoutingPool,總布線區(qū)），而PAL和OLMC分別在輸入端及輸出端構(gòu)成了一個(gè)陣列；CPLD器件的結(jié)構(gòu)CPLD器件宏單元內(nèi)部結(jié)構(gòu)示意圖MAX7000S器件的內(nèi)部結(jié)構(gòu)

MAX7000S器件的宏單元結(jié)構(gòu)MAX7000S系列中的宏單元

邏輯陣列

乘積項(xiàng)選擇矩陣可編程寄存器三種時(shí)鐘輸入模式

全局時(shí)鐘信號(hào)

全局時(shí)鐘信號(hào)由高電平有效的時(shí)鐘信號(hào)使