計(jì)算機(jī)硬件基礎(chǔ)課件Chapter2

第二章中央處理器§2.1CPU的功能和組成§2.28086/8088的編程結(jié)構(gòu)§2.38086/8088的引腳及其功能§2.48086/8088的存儲(chǔ)器組織與I/O組織§

2.58086/8088的CPU時(shí)序§2.6典型CPU舉例§2.7典型GPU舉例2.1CPU的功能和組成2.1.1CPU的功能2.1.2CPU的內(nèi)部組成中央處理器(CentralProcessingUnit，簡(jiǎn)稱(chēng)CPU)是計(jì)算機(jī)的核心。2.1.1CPU的功能在微型計(jì)算機(jī)中，中央處理器就是微處理器。它是計(jì)算機(jī)的運(yùn)算處理部件，也是統(tǒng)一指揮計(jì)算機(jī)各部件協(xié)調(diào)工作的控制中心。2.1.1CPU的功能CPU與計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)CPU內(nèi)部結(jié)構(gòu)一般由算術(shù)邏輯運(yùn)算部件、寄存器組、控制器、時(shí)鐘等部分組成。2.1.2CPU的內(nèi)部組成總體分為運(yùn)算器和控制器兩部分。輸入設(shè)備輸出設(shè)備運(yùn)算器存儲(chǔ)器控制器1、運(yùn)算器運(yùn)算器的主要功能是對(duì)數(shù)據(jù)進(jìn)行算術(shù)和邏輯運(yùn)算。2、寄存器組寄存器可以存放數(shù)據(jù)和地址，也可存放控制信息和狀態(tài)信息。寄存器有以下幾類(lèi)：數(shù)據(jù)寄存器、地址寄存器、狀態(tài)標(biāo)志寄存器、控制寄存器等。2.1.2CPU的內(nèi)部組成3、控制器 控制器是指揮與控制計(jì)算機(jī)各功能部件協(xié)同工作，自動(dòng)執(zhí)行計(jì)算機(jī)程序的部件。 控制器一般是由指令指針寄存器IP、指令寄存器IR、指令譯碼器ID、控制邏輯電路和時(shí)鐘控制電路等組成。CPU芯片內(nèi)部實(shí)物圖2.1.2CPU的內(nèi)部組成8086:是Intel系列16位處理器，采用HMOS(高密度金屬氧化物半導(dǎo)體)技術(shù)，基集成度29000個(gè)管/片。 數(shù)據(jù)總線(xiàn)：16位 地址總線(xiàn)：20位，可直接尋址的地址空間1M(220)字節(jié)(問(wèn)題：內(nèi)部寄存器、運(yùn)算器為16位，如何產(chǎn)生20位地址？)2.1.2CPU的內(nèi)部組成2.2.1執(zhí)行單元2.2.2總線(xiàn)接口單元2.2.38086/8088的寄存器2.2.48086/8088的總線(xiàn)周期概念2.28086/8088的編程結(jié)構(gòu)編程結(jié)構(gòu)：在編程結(jié)構(gòu)下，按功能分可將8086分為兩個(gè)部分：執(zhí)行單元(EU,ExecutionUnit)

和總線(xiàn)接口單元(BIU,BusInterfaceUnit)AHALBHBLCHCLSPDHDLBPDISICSDSSSES內(nèi)部暫存器IP運(yùn)算寄存器ALU標(biāo)志執(zhí)行部分控制電路123456輸入/輸出控制電路EUBIU通用寄存器16位8位16位20位地址加法器指令緩沖隊(duì)列2.2.1執(zhí)行單元EU功能：負(fù)責(zé)指令的執(zhí)行。EU組成：（1）4個(gè)通用寄存器AX、BX、CX、DX既可以作為16位寄存器使用，也可以作為8位寄存器使用

如：AH(高8位)AL(低8位)BHBL……AX也稱(chēng)為累加器，CPU的許多指令都是利用累加器來(lái)執(zhí)行的。一般在運(yùn)算指令執(zhí)行前，累加器中存放一操作數(shù)，指令執(zhí)行后，由累加器保存運(yùn)算結(jié)果。AHBHCHDHDLALBLCLSPBPSIDI（2）4個(gè)專(zhuān)用寄存器SP、BP、SI、DI——16位◆SP:堆棧指針寄存器（StackPointer） ◆BP:基址指針寄存器（BasePointer） ◆SI:源變址寄存器（SourceIndex） ◆DI:目的變址寄存器（DestinationIndex）AHBHCHDHDLALBLCLSPBPSIDI2.2.1執(zhí)行單元（3）標(biāo)志寄存器FlagFlag標(biāo)志狀態(tài)標(biāo)志:表示前面的操作執(zhí)行后，ALU處于何種狀態(tài)，可能會(huì)影響后面的操作SF、ZF、PF、CF、AF、OF控制標(biāo)志:人為設(shè)置的，可以用專(zhuān)門(mén)的設(shè)置或刪除指令，對(duì)某種功能起控制作用DF、IF、TFCFPFAFZFSFTFDFIFOF0123456789101112131514狀態(tài)標(biāo)志：SF(符號(hào)標(biāo)志SignFlag)：和運(yùn)算結(jié)果的最高位相同。

指出當(dāng)前運(yùn)算執(zhí)行后的結(jié)果是正還是負(fù)ZF(零標(biāo)志ZeroFlag):如果當(dāng)前運(yùn)算的結(jié)果為零，則ZF為1，否則為1。PF(奇/偶標(biāo)志ParityFlag):如果運(yùn)算結(jié)果的低8位中所含的1的個(gè)數(shù)為偶數(shù)，則PF為1，否則為0。CF(進(jìn)位標(biāo)志CarryFlag):如果加法操作使最高位產(chǎn)生進(jìn)位，或減法操作從最高位有借位時(shí)，CF為1，循環(huán)指令也會(huì)影響這一標(biāo)志。CFPFAFZFSFTFDFIFOF0123456789101112131514AF(輔助進(jìn)位標(biāo)志AuxiliaryCarryFlag):加法運(yùn)算時(shí)，如果第三位向第四位進(jìn)位，或在減法運(yùn)算時(shí)，第四位向第三位借位時(shí)，則AF設(shè)為1，否則為0。

用于BCD碼運(yùn)算調(diào)整。OF(溢出標(biāo)志OverflowFlag):加法運(yùn)算時(shí)，如果低位向最高位產(chǎn)生進(jìn)位，而最高位往前沒(méi)有產(chǎn)生進(jìn)位時(shí)，或者低位向最高位沒(méi)有產(chǎn)生進(jìn)位，而最高位往前卻產(chǎn)生進(jìn)位時(shí)，則產(chǎn)生溢出；減法運(yùn)算時(shí)，如果低位向最高位借位，而最高位沒(méi)有產(chǎn)生借位時(shí)，或者低位向最高位沒(méi)有產(chǎn)生借位，而最高位卻需要借位時(shí)，則判斷產(chǎn)生溢出時(shí)，設(shè)OF為1，否則為0。CFPFAFZFSFTFDFIFOF0123456789101112131514C進(jìn)位位bn-1…………bn-2b1b0c1c2c1c2+OF2.2.1執(zhí)行單元控制標(biāo)志：DF(方向標(biāo)志DirectionFlag)：控制串操作命令方向的標(biāo)志。

如果DF為0，串操作過(guò)程中地址自增，DF為1，串操作過(guò)程中地址自減IF(中斷標(biāo)志InterruptFlag)：控制可屏蔽中斷的標(biāo)志。

如果IF為0，CPU不能對(duì)可屏蔽中斷做出響應(yīng)，IF為1則可以接受可屏蔽中斷請(qǐng)求。TF(跟蹤標(biāo)志TrapFlag)：如果TF為1，則CPU按跟蹤方式執(zhí)行指令。CFPFAFZFSFTFDFIFOF0123456789101112131514說(shuō)明：(1)預(yù)取指令技術(shù)

一條指令的執(zhí)行可以分為：取指令、指令譯碼、指令執(zhí)行三步。在指令執(zhí)行時(shí)根據(jù)需要在存儲(chǔ)器中存取操作數(shù)。

在16位微處理器中，8086微處理器首先采用了預(yù)取指令技術(shù)，提前把指令從存儲(chǔ)器中取到CPU中，每次執(zhí)行指令的時(shí)候直接在CPU內(nèi)部就可以獲得指令，從而大大提高CPU的性能。

預(yù)取指令技術(shù)是通過(guò)設(shè)置

指令緩沖隊(duì)列來(lái)實(shí)現(xiàn)的。

(2)取指令和執(zhí)行指令可以同時(shí)進(jìn)行，提高了CPU的效率

BIU負(fù)責(zé)從內(nèi)存取指令，EU負(fù)責(zé)執(zhí)行。BIU從內(nèi)存取下一條或下幾條指令，取來(lái)的指令放到指令隊(duì)列中。

8086的指令隊(duì)列為6個(gè)字節(jié)。BIU功能：負(fù)責(zé)CPU與存儲(chǔ)器的、I/O端口傳送數(shù)據(jù)。從內(nèi)存取指令送到指令隊(duì)列；在CPU執(zhí)行指令時(shí)，配合EU從指定的內(nèi)存單元或I/O端口讀取數(shù)據(jù)，再將指令傳送給EU，由EU執(zhí)行；把EU的執(zhí)行結(jié)果傳送到指定的內(nèi)存單元或I/O端口。2.2.2總線(xiàn)接口單元4個(gè)段地址寄存器——16位◆CS:代碼段寄存器（CodeSegment）◆DS:數(shù)據(jù)段寄存器（DataSegment）◆ES:擴(kuò)展段寄存器（ExtensionSegment）◆SS:堆棧段寄存器（StackSegment）

16位指令指針寄存器——指向下一條要執(zhí)行的指令20位地址加法器——計(jì)算物理地址6個(gè)字節(jié)的指令隊(duì)列總線(xiàn)接口單元BIU組成執(zhí)行單元和總線(xiàn)接口單元的動(dòng)作管理1、8086/8088之前，CPU取指令和執(zhí)行指令是串行的。在執(zhí)行指令的過(guò)程中，總線(xiàn)和CPU輪流空閑，執(zhí)行指令時(shí)間長(zhǎng)，效率低。取指令CPU空閑，執(zhí)行指令總線(xiàn)空閑。取指1執(zhí)行1取指2執(zhí)行2取指3執(zhí)行3……2、從8086/8088起，將CPU內(nèi)部分成BIU和EU兩個(gè)工作單元，各有分工，可并行工作，提高CPU的運(yùn)行速度。只有當(dāng)遇到轉(zhuǎn)移指令、調(diào)用指令或返回指令，BIU需要重新到內(nèi)存中提取指令到指令隊(duì)列時(shí)，EU才需要等待。（80286，80386……把CPU分成更多的部分）取指1取指2取指3取指4取數(shù)據(jù)取指5……等待執(zhí)行1執(zhí)行2執(zhí)行3執(zhí)行4執(zhí)行5……預(yù)取指令技術(shù)3、BIU和EU并行工作的管理原則(1)當(dāng)8086指令隊(duì)列中有2個(gè)字節(jié)（8088空1個(gè)字節(jié)）為空時(shí)，BIU自動(dòng)將指令取到指令隊(duì)列中。(2)當(dāng)EU執(zhí)行一條指令時(shí)，它先從指令隊(duì)列的隊(duì)首取出指令代碼，再用幾個(gè)時(shí)鐘周期去執(zhí)行指令。在指令執(zhí)行的過(guò)程中，如果必須訪(fǎng)問(wèn)存儲(chǔ)器或I/O設(shè)備，則EU請(qǐng)求BIU進(jìn)入總線(xiàn)周期去完成訪(fǎng)問(wèn)內(nèi)存或I/O端口的操作。如果BIU此時(shí)正好空閑，則立即響應(yīng)總線(xiàn)請(qǐng)求。如果此時(shí)BIU正在取指令，需完成當(dāng)前取指令周期，然后去響應(yīng)EU的總線(xiàn)請(qǐng)求。(3)當(dāng)指令隊(duì)列已滿(mǎn)，而且EU對(duì)BIU無(wú)總線(xiàn)請(qǐng)求，BIU進(jìn)入空閑狀態(tài)。(4)當(dāng)執(zhí)行轉(zhuǎn)移、調(diào)用和返回指令時(shí)，指令隊(duì)列清零，BIU再向指令隊(duì)列中裝入另一個(gè)程序段的指令。原因是下面要執(zhí)行的指令不是指令隊(duì)列中的下一條指令了。2.2.38086/8088的寄存器8086/8088的內(nèi)部寄存器都能處理16位二進(jìn)制數(shù)據(jù)。通用寄存器中的4個(gè)數(shù)據(jù)寄存器用以暫存16位的操作數(shù)。指示器地址寄存器用以進(jìn)行堆棧或數(shù)據(jù)串操作。2.2.38086/8088的寄存器8086/8088的通用寄存器常用于匯編語(yǔ)言的不同操作。2.2.38086/8088的寄存器2.2.48086/8088的總線(xiàn)周期概念1.總線(xiàn)周期的概念

EU和BIU之所以能協(xié)調(diào)工作，必須有一個(gè)時(shí)鐘來(lái)控制。TWT2T1T3T4T2T1T3T4TITIT4TITITWT2T1T3TW時(shí)鐘周期：計(jì)算機(jī)中最基本的時(shí)間單元，（最短的時(shí)間度量單元）為1s/主頻。如主頻5MHz，時(shí)鐘周期為200ns1s=1000ms1ms=1000s1s=1000nsTWT2T1T3T4T2T1T3T4TITIT4TITITWT2T1T3TW2.2.48086/8088的總線(xiàn)周期概念總線(xiàn)周期：CPU對(duì)存儲(chǔ)器或外設(shè)讀寫(xiě)一次所需的時(shí)間，最基本的總線(xiàn)周期包括四個(gè)時(shí)鐘周期。在一個(gè)最基本的總線(xiàn)周期中，習(xí)慣上將4個(gè)時(shí)鐘周期稱(chēng)為4個(gè)狀態(tài)，分別是T1、T2、T3、T4。（1）在T1狀態(tài)，CPU往地址/數(shù)據(jù)總線(xiàn)上發(fā)出地址信號(hào)，指出要尋址的存儲(chǔ)單元或外設(shè)端口地址。（2）在T2狀態(tài)，CPU從總線(xiàn)上撤銷(xiāo)地址，而使16位地址/數(shù)據(jù)總線(xiàn)浮置成高阻狀態(tài)，為傳輸數(shù)據(jù)作準(zhǔn)備，4位的地址/狀態(tài)總線(xiàn)輸出本總線(xiàn)周期的狀態(tài)信息。TWT2T1T3T4T2T1T3T4TITIT4TITITWT2T1T3TW（3）在T3狀態(tài)，4位地址/狀態(tài)總線(xiàn)繼續(xù)提供狀態(tài)信息，16位地址/數(shù)據(jù)總線(xiàn)上出現(xiàn)CPU寫(xiě)出的數(shù)據(jù)或CPU讀入的數(shù)據(jù)。如果I/O設(shè)備或存儲(chǔ)器速度慢，I/O設(shè)備或存儲(chǔ)器會(huì)向CPU發(fā)出等待請(qǐng)求信號(hào)，于是CPU插入一個(gè)或多個(gè)附加的時(shí)鐘周期Tw狀態(tài)，也稱(chēng)等待狀態(tài)。TWT2T1T3T4T2T1T3T4TITIT4TITITWT2T1T3TW2.2.48086/8088的總線(xiàn)周期概念（4）在T4狀態(tài)，完成數(shù)據(jù)的讀寫(xiě)操作，總線(xiàn)周期結(jié)束。

只有在CPU與I/O設(shè)備或存儲(chǔ)器之間傳輸數(shù)據(jù)，以及從內(nèi)存取指令到指令隊(duì)列時(shí)，CPU才執(zhí)行總線(xiàn)周期。因此在兩個(gè)總線(xiàn)周期之間，總線(xiàn)就可能處于空閑狀態(tài)TI，此時(shí)執(zhí)行空閑周期。TWT2T1T3T4T2T1T3T4TITIT4TITITWT2T1T3TW2.2.48086/8088的總線(xiàn)周期概念指令周期：執(zhí)行一條指令所需要的全部時(shí)間?？偩€(xiàn)周期是CPU對(duì)存儲(chǔ)器或外設(shè)讀寫(xiě)一次所需的時(shí)間一個(gè)指令周期可能包括若干個(gè)總線(xiàn)周期。不同的指令其指令周期可能不同。指令周期由一些基本的總線(xiàn)周期組成： 存儲(chǔ)器讀/寫(xiě)

I/O端口讀/寫(xiě) 終端響應(yīng)2.2.48086/8088的總線(xiàn)周期概念2.3.18086/8088的引腳信號(hào)2.3.28086/8088的最小模式2.3.38086/8088的最大模式2.38086/8088CPU的引腳及其功能幾點(diǎn)說(shuō)明：總線(xiàn)復(fù)用技術(shù)：可以減少引腳，提高可靠性，降低工藝難度。

(1)分時(shí)復(fù)用：8086/8088的地址線(xiàn)和數(shù)據(jù)線(xiàn)是復(fù)用的，稱(chēng)為多路總線(xiàn)。他們是分時(shí)復(fù)用的，某些時(shí)候總線(xiàn)（引腳）上出現(xiàn)的是地址，有些時(shí)候出現(xiàn)的是數(shù)據(jù)。8086有16位是數(shù)據(jù)/地址復(fù)用引腳，有4位是地址和狀態(tài)復(fù)用。8088有8位數(shù)據(jù)/地址復(fù)用引腳。

(2)模式復(fù)用：不同工作模式下引腳信號(hào)的復(fù)用。括號(hào)中的引腳為最大模式下的信號(hào)。8086CPU是具有40個(gè)引腳的集成電路芯片，采用雙列直插式封裝2.3.18086/8088的引腳信號(hào)地

AD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0MNIINTRCLK地Vcc

(5V)A15A16/S3A17/S4A18/S5A19/S6BHE/S3MN/MXRDHOLD(RQ/GT0)HLDA(RQ/GT1)WR(LOCK)M/IO(S2)DT/R(S1)DEN(S0)ALE(QS0)INTA(QS1)TESTREADYRESET8086可以在兩種模式下工作：最大模式和最小模式。1、最小模式：整個(gè)微型計(jì)算機(jī)系統(tǒng)只有一個(gè)CPU，所有的總線(xiàn)控制信號(hào)都直接由這個(gè)CPU產(chǎn)生。2、最大模式：包括兩個(gè)以上的CPU，其中一個(gè)為主處理器8086，其他的稱(chēng)為協(xié)處理器，協(xié)助主處理器進(jìn)行工作。如：8087—數(shù)字運(yùn)算協(xié)處理器，8089—輸入輸出協(xié)處理器。3、實(shí)現(xiàn)：8086第33引腳(MN/MX)接地為最大模式，接+5V電壓為最小模式。2.3.18086/8088的引腳信號(hào)最大模式和最小模式定義相同的引腳：GND、Vcc

(引腳1、20、40):第1、20引腳為地、第40引腳為電源。AD0~AD15(引腳2-16，39):

數(shù)據(jù)/地址復(fù)用引腳，雙向工作。在總線(xiàn)周期的T1狀態(tài)輸出要訪(fǎng)問(wèn)的存儲(chǔ)器或I/O端口的地址。T2~T3狀態(tài)，對(duì)于寫(xiě)操作，是傳輸數(shù)據(jù)，對(duì)讀操作，則處于浮空狀態(tài)，等待數(shù)據(jù)傳入。

2.3.18086/8088的引腳信號(hào)A19/S6~A16/S3(引腳35~38):地址/狀態(tài)復(fù)用引腳，輸出在總線(xiàn)周期的T1狀態(tài)輸出要訪(fǎng)問(wèn)的存儲(chǔ)器或I/O端口的地址。T2~T4狀態(tài)，用來(lái)輸出CPU的狀態(tài)信息。S6:總為0，表示當(dāng)前8086/8088與總線(xiàn)是相連的；S5:中斷允許標(biāo)志的當(dāng)前設(shè)置(IF)，1表示允許可屏蔽中斷請(qǐng)求；S4S3:合起來(lái)表示當(dāng)前正在使用哪個(gè)段寄存器。2.3.18086/8088的引腳信號(hào)BHE/S7

(BusHighEnable/Status，引腳34):

高8位數(shù)據(jù)線(xiàn)允許/狀態(tài)復(fù)用，輸出。在總線(xiàn)周期的T1狀態(tài)輸出BHE表示高8位數(shù)據(jù)線(xiàn)有效，T2~T4狀態(tài)，輸出狀態(tài)信號(hào)S7，但沒(méi)有賦予任何意義。

BHE和A0結(jié)合起來(lái)，表示數(shù)據(jù)總線(xiàn)上的數(shù)據(jù)出現(xiàn)的格式。2.3.18086/8088的引腳信號(hào)NMI(Non-MaskableInterrupt，引腳17):不可屏蔽的中斷輸入引腳。是一個(gè)上升沿，不受IF影響，當(dāng)正沿觸發(fā)時(shí)，CPU將結(jié)束當(dāng)前指令后，執(zhí)行對(duì)應(yīng)于中斷類(lèi)型號(hào)為2的非屏蔽中斷處理子INTR

(InterruptRequest，引腳18):可屏蔽中斷請(qǐng)求信號(hào)輸入引腳，輸入。高電平有效。CPU在執(zhí)行每一條指令的最后一個(gè)時(shí)鐘周期會(huì)INTR信號(hào)進(jìn)行采樣，如果FLAG的IF位為1，并且接收到INTR信號(hào)，則在結(jié)束當(dāng)前指令后，響應(yīng)中斷請(qǐng)求，執(zhí)行請(qǐng)求的中斷處理子程序。2.3.18086/8088的引腳信號(hào)RD

(Read，引腳32):讀信號(hào)輸出。低電平有效，有效時(shí)指出對(duì)內(nèi)存或I/O端口進(jìn)行讀操作。在總線(xiàn)周期的T2~T4狀態(tài)保持低電平。具體從內(nèi)存讀還是I/O端口讀，決定于M/IO。CLK

(Clock，引腳19):時(shí)鐘輸入。RESET

(Reset，引腳21):復(fù)位信號(hào)輸入。高電平有效。復(fù)位信號(hào)要求至少維持4個(gè)時(shí)鐘周期的高電平。CPU將結(jié)束當(dāng)前操作，并將FLAG、IP、DS、ES、SS及指令隊(duì)列清零。CS置為FFFFH，當(dāng)復(fù)位信號(hào)變低電平時(shí)，CPU從FFFF0H開(kāi)始執(zhí)行程序。2.3.18086/8088的引腳信號(hào)READY(Ready，引腳22):“準(zhǔn)備好”信號(hào)輸入。高電平有效。是由CPU要訪(fǎng)問(wèn)的存儲(chǔ)器或者I/O設(shè)備發(fā)來(lái)的響應(yīng)信號(hào)，表示存儲(chǔ)器或者I/O設(shè)備已準(zhǔn)備好。CPU在總線(xiàn)周期的T3

狀態(tài)決定是否插入Tw

。TEST

(Test，引腳23):測(cè)試信號(hào)輸入。低電平有效。結(jié)束等待狀態(tài)。和WAIT指令結(jié)合使用，用于CPU與外部硬件同步。CPU執(zhí)行WAIT指令時(shí)，處于等待狀態(tài)，當(dāng)TEST信號(hào)有效時(shí)，結(jié)束等待狀態(tài)，CPU繼續(xù)執(zhí)行被暫停的指令。MN/MX

(Minimum/Maximum，引腳33):最大和最小模式控制信號(hào)輸入。接+5V電壓，則CPU處于最小模式；接地，則處于最大模式。2.3.18086/8088的引腳信號(hào)引腳信號(hào)：第24~31引腳在最小模式下的定義。INTA(InterruptAcknowledge，引腳24):中斷響應(yīng)信號(hào)，輸出。對(duì)中斷請(qǐng)求設(shè)備的響應(yīng)。如果CPU響應(yīng)該中斷請(qǐng)求，在總線(xiàn)周期的T2、T3（包括TW）狀態(tài)，INTA輸出為兩個(gè)連續(xù)的低電平，第一個(gè)低電平CPU通知外設(shè)接口，它的中斷請(qǐng)求得到允許；在第二個(gè)低電平后，外設(shè)接口將中斷類(lèi)型碼放在數(shù)據(jù)總線(xiàn)上，8086從AD7~AD0上讀到8位的中斷類(lèi)型碼，獲取中斷請(qǐng)求的詳盡信息。此時(shí)，INTA相當(dāng)于一個(gè)讀脈沖。2.3.28086/8088的最小模式ALE(AddressLatchEnable，引腳25):地址鎖存允許信號(hào)，輸出，高電平有效。

ALE是8086提供給地址鎖存器8282的控制信號(hào)，在總線(xiàn)周期的T1狀態(tài)，ALE輸出高電平，表示當(dāng)前地址/數(shù)據(jù)復(fù)用總線(xiàn)上輸出的是地址信息，8282將地址進(jìn)行鎖存（對(duì)地址進(jìn)行備份）。DEN(DataEnable，引腳26):數(shù)據(jù)允許信號(hào)，輸出，低電平有效。提供控制信號(hào)，通知收發(fā)器，CPU準(zhǔn)備接收或發(fā)送一個(gè)數(shù)據(jù)。在讀周期，DEN從T2狀態(tài)的中間開(kāi)始變?yōu)榈碗娖剑恢北３值絋4的中間；寫(xiě)周期時(shí)，DEN在T2的一開(kāi)始就變?yōu)榈碗娖剑恢北３值絋4的中間。2.3.28086/8088的最小模式DT/R

(DataTransmit/Receive，引腳27):數(shù)據(jù)收發(fā)信號(hào)，輸出。數(shù)據(jù)收發(fā)方向的控制信號(hào)，通知總線(xiàn)收發(fā)器是接受還是發(fā)送數(shù)據(jù)。為高電平，則進(jìn)行的是數(shù)據(jù)發(fā)送，否則是接收數(shù)據(jù)。M/IO

(Memory/InputandOutput，引腳28):存儲(chǔ)器/輸入輸出控制信號(hào)，輸出。用來(lái)區(qū)分CPU訪(fǎng)問(wèn)存儲(chǔ)器還是I/O端口。高電平，CPU與存儲(chǔ)器；低電平，CPU與I/O端口。有效電平一直保持到T4狀態(tài)。WR(Write，引腳29):寫(xiě)信號(hào)，輸出，低電平有效。

WR有效時(shí)，表示CPU當(dāng)前正在進(jìn)行對(duì)存儲(chǔ)器或I/O之間的寫(xiě)操作，有效電平保持在T2、T3、TW狀態(tài)。2.3.28086/8088的最小模式HOLD(HoldRequest，引腳31):總線(xiàn)保持請(qǐng)求信號(hào)輸入。為其它部件向CPU發(fā)出的總線(xiàn)請(qǐng)求信號(hào)。HLDA(HoldRequestAcknowledge，引腳30):總線(xiàn)保持響應(yīng)信號(hào)輸出。為CPU對(duì)其它部件請(qǐng)求占用總線(xiàn)的響應(yīng)。

在最小模式時(shí)，HOLD和HLDA信號(hào)結(jié)合起來(lái)決定CPU與其它部件之間的總線(xiàn)使用權(quán)。2.3.28086/8088的最小模式引腳信號(hào)：第24~31引腳在最大模式下的定義。QS1、QS0

(InstructionQueueStatus，引腳24,25):指令隊(duì)列狀態(tài)信號(hào)輸出。組合提供了前一個(gè)時(shí)鐘周期的指令隊(duì)列的狀態(tài)。QS1QS0含義00110101無(wú)操作從指令隊(duì)列中取出指令的第一個(gè)字節(jié)隊(duì)列為空除取指令的第一個(gè)字節(jié)外，還取走了后續(xù)字節(jié)2.3.38086/8088的最大模式S0、S1

、S2

(BusCycleStatus，引腳26,27,28):總線(xiàn)周期狀態(tài)信號(hào)輸出組合指出了當(dāng)前總線(xiàn)周期中所進(jìn)行的數(shù)據(jù)傳輸過(guò)程的類(lèi)型。用來(lái)產(chǎn)生對(duì)存儲(chǔ)器和I/O接口的控制信號(hào)。（低電平代表1）S2S1S0含義000011110011001101010101中斷響應(yīng)周期讀I/O端口周期寫(xiě)I/O端口周期暫停取指令周期讀內(nèi)存周期寫(xiě)內(nèi)存周期無(wú)源狀態(tài)（非總線(xiàn)周期）2.3.38086/8088的最大模式LOCK

(Lock，引腳29):總線(xiàn)封鎖信號(hào)輸出為低電平時(shí)，系統(tǒng)中其他部件不能占用總線(xiàn)。通過(guò)LOCK指令實(shí)現(xiàn)。RQ/GT1、RQ/GT0

(Request/Grant，引腳30,31)

總線(xiàn)請(qǐng)求信號(hào)輸入/總線(xiàn)請(qǐng)求允許信號(hào)輸出，雙向。供主處理器以外的兩個(gè)協(xié)處理器來(lái)發(fā)出總線(xiàn)使用請(qǐng)求信號(hào)和接收主處理器的應(yīng)答信號(hào)。這兩個(gè)引腳都是雙向的，總線(xiàn)請(qǐng)求信號(hào)和允許信號(hào)在同一引腳上傳輸，但方向相反。2.3.38086/8088的最大模式8284ARESETREADYMN/MXALEBHEA19/S6~A16/S6AD15~AD0DENDT/RM/IOWRRDHOLDHLDAINTRINTA8086STB8282(三片）地址鎖存器總線(xiàn)收發(fā)器8286OET控制總線(xiàn)數(shù)據(jù)總線(xiàn)地址總線(xiàn)CLK+5VREADYRESETBHEx1x2RDYRES(兩片）（可選）最小模式下的典型配置8284AS0S1S2S0S1S2DT/RDENALECLKAENIOBCENINTAMCE/PDENMRDCMWTCIORCIOWC8282鎖存器（3片）STB8286總線(xiàn)收發(fā)器（2片）OET8259A中斷控制器CLK8288總線(xiàn)控制器（1片）+5V控制總線(xiàn)8086最大模式下的典型配置2.4.18086/8088的存儲(chǔ)器組織2.4.28086/8088的I/O組織2.48086/8088的存儲(chǔ)器組織與I/O組織8086有20根地址線(xiàn)，因此具有220=1048576B(習(xí)慣上簡(jiǎn)記為1MB)的存儲(chǔ)器地址空間。2.4.18086/8088的存儲(chǔ)器組織1MB的內(nèi)存單元按照00000H～FFFFFH的方式進(jìn)行編址。8086的內(nèi)部寄存器，包括指令指針和堆棧指針都是16位。用寄存器不能夠直接對(duì)1MB的內(nèi)存空間進(jìn)行尋址，為此在計(jì)算機(jī)系統(tǒng)結(jié)構(gòu)中引入分段的概念。存儲(chǔ)規(guī)定：存儲(chǔ)器按字節(jié)為最小單位組織，每個(gè)字節(jié)用唯一的編址表示。2.4.18086/8088的存儲(chǔ)器組織若存放的信息為8位字節(jié)，將按順序排列存放。若存放的數(shù)為一個(gè)字(2字節(jié))時(shí)，則將字的高位字節(jié)放在高地址中，將低位字節(jié)存放在低地址中。若存放的數(shù)是雙字(4字節(jié))形式，其低位地址中的低位字是被尋址地址的偏移量，高位地址中的高位字是被尋址地址所在段的基址。指令和數(shù)據(jù)(包括字節(jié)數(shù)據(jù)或字?jǐn)?shù)據(jù))在存儲(chǔ)器中的存放。2.4.18086/8088的存儲(chǔ)器組織對(duì)存放的字，其低位字節(jié)可以在奇數(shù)地址中(即從奇數(shù)地址開(kāi)始存放)，也可以在偶數(shù)地址中(即從偶數(shù)地址開(kāi)始存放)。前一種模式為非規(guī)則存放，存放的字為非規(guī)則字，存取需兩個(gè)總線(xiàn)周期。后一種模式為規(guī)則存放，存放的字稱(chēng)為規(guī)則字，存取需一個(gè)總線(xiàn)周期。

20位物理地址形成

物理地址：

在1M字節(jié)存儲(chǔ)器里，每個(gè)存儲(chǔ)單元都有一個(gè)唯一的20位地址作為該存儲(chǔ)單元的物理地址。

CPU訪(fǎng)問(wèn)存儲(chǔ)器時(shí)，必須先確定所要訪(fǎng)問(wèn)的存儲(chǔ)單元的物理地址才能取出（或存入）該單元中的內(nèi)容。

20位物理地址形成：由16位段地址和16位偏移地址組成。

段地址:只取段起始地址高16位值。

偏移地址:指在段內(nèi)某內(nèi)存單元物理地址相對(duì)段起始地址的偏移值。2.4.18086/8088的存儲(chǔ)器組織（1）物理地址計(jì)算方法：即把段地址左移4位再加上偏移地址值形成物理地址，寫(xiě)成：

物理地址=10H

段地址+偏移地址

*每個(gè)存儲(chǔ)單元只有唯一的物理地址,

但可由不同的段地址和不同的偏移地址組成。（2）邏輯地址與物理地址

邏輯地址與物理地址概念 邏輯地址與物理地址概念如下頁(yè)圖所示。邏輯地址：由段基址和段內(nèi)偏移地址組成的地址，

段基址和段內(nèi)偏移地址都是16位的無(wú)符號(hào)二進(jìn)制數(shù)， 在程序設(shè)計(jì)時(shí)使用。物理地址：存儲(chǔ)器的絕對(duì)地址（20位的實(shí)際地址），

范圍從00000H～FFFFFH,

是由CPU訪(fǎng)問(wèn)存儲(chǔ)器時(shí)由地址總線(xiàn)發(fā)出的地址。存儲(chǔ)器管理：將程序中邏輯地址轉(zhuǎn)移為物理地址的機(jī)構(gòu)。

物理地址的形成......20000H25F60H25F61H25F62H25F63H2000H段基址邏輯地址段內(nèi)偏移地址5F62H邏輯地址與物理地址取指令： 自動(dòng)選擇代碼段寄存器CS， 再加上由IP決定的16位偏移量， 計(jì)算得到要取的指令20位物理地址。堆棧棧頂操作： 自動(dòng)選擇堆棧段寄存器SS， 再加上由SP決定的16位偏移量， 計(jì)算得到堆棧棧頂操作需要的20位物理地址。

邏輯地址來(lái)源涉及到操作數(shù)：自動(dòng)選擇數(shù)據(jù)段寄存器DS或附加段寄存器ES，再加上16位偏移量，計(jì)算得到操作數(shù)的20位物理地址。其中：

16位偏移量可以包含在：指令中的直接地址 某個(gè)16位地址寄存器的值 指令中的位移量+16位地址寄存器中值等

16位偏移量關(guān)鍵取決于指令的尋址方式。段寄存器和其他寄存器組合指向存儲(chǔ)單元示意圖歸納段寄存器和其他寄存器組合指向存儲(chǔ)單元示意圖如下：8086/8088系統(tǒng)和外部設(shè)備之間通過(guò)I/O芯片進(jìn)行聯(lián)系，從邏輯上又稱(chēng)為I/O接口。2.4.28086/8088的I/O組織每個(gè)I/O芯片都有一個(gè)端口或幾個(gè)端口。一個(gè)端口對(duì)應(yīng)芯片內(nèi)部的一個(gè)或一組寄存器。微型計(jì)算機(jī)系統(tǒng)要為每個(gè)端口分配一個(gè)地址，此地址叫端口號(hào)，各個(gè)端口號(hào)不能重復(fù)。

8086/8088共有65536(記為64K)個(gè)8位的I/O端口。CPU在執(zhí)行訪(fǎng)問(wèn)I/O端口的指令時(shí)，即輸入IN指令和輸出OUT指令。2.4.28086/8088的I/O組織

I/O端口獨(dú)立編址，通過(guò)外部邏輯電路的組合，外設(shè)硬件單獨(dú)編址，產(chǎn)生對(duì)I/O端口的讀或?qū)懶盘?hào)，此時(shí)，具有單獨(dú)的外設(shè)端口號(hào)。

I/O端口和存儲(chǔ)器放在一起統(tǒng)一編址，通過(guò)對(duì)存儲(chǔ)器的訪(fǎng)問(wèn)指令來(lái)實(shí)現(xiàn)對(duì)I/O端口的讀寫(xiě)。

CPU訪(fǎng)問(wèn)I/O端口與訪(fǎng)問(wèn)存儲(chǔ)器，使CPU的M/信號(hào)處于高電平，產(chǎn)生對(duì)存儲(chǔ)器的讀信號(hào)或?qū)懶盘?hào)，實(shí)現(xiàn)對(duì)I/O端口的操作。2.5.1總線(xiàn)讀操作周期2.5.2總線(xiàn)寫(xiě)操作周期2.5.3空閑周期2.5.4中斷響應(yīng)周期2.5.5系統(tǒng)復(fù)位和啟動(dòng)2.58086/8088的CPU時(shí)序1.總線(xiàn)周期的概念

EU和BIU之所以能協(xié)調(diào)工作，必須有一個(gè)時(shí)鐘來(lái)控制。TWT2T1T3T4T2T1T3T4TITIT4TITITWT2T1T3TW2.5.1總線(xiàn)讀操作周期2.讀周期時(shí)序CPU地址鎖存器數(shù)據(jù)收發(fā)器主存儲(chǔ)器A/SADABDBCB一個(gè)總線(xiàn)周期T1T2T3T4CLKA19/S6-A16/S3,BHE/S7AD15-AD0ALEM/IORDDT/RDENCPU地址鎖存器數(shù)據(jù)收發(fā)器主存儲(chǔ)器A/SADABDBCB一個(gè)總線(xiàn)周期T1T2T3T4CLKA19/S6-A16/S3,BHE/S7AD15-AD0ALEM/IORDDT/RDENT1AA0-讀I/O1-讀主存2.讀周期時(shí)序CPU地址鎖存器數(shù)據(jù)收發(fā)器主存儲(chǔ)器A/SADABDBCB一個(gè)總線(xiàn)周期T1T2T3T4CLKA19/S6-A16/S3,BHE/S7AD15-AD0ALEM/IORDDT/RDENT2AA0-讀I/O1-讀主存S2.讀周期時(shí)序CPU地址鎖存器數(shù)據(jù)收發(fā)器主存儲(chǔ)器A/SADABDBCB一個(gè)總線(xiàn)周期T1T2T3T4CLKA19/S6-A16/S3,BHE/S7AD15-AD0ALEM/IORDDT/RDENT3AA0-讀I/O1-讀主存SD2.讀周期時(shí)序CPU地址鎖存器數(shù)據(jù)收發(fā)器主存儲(chǔ)器A/SADABDBCB一個(gè)總線(xiàn)周期T1T2T3T4CLKA19/S6-A16/S3,BHE/S7AD15-AD0ALEM/IORDDT/RDENT4AA0-讀I/O1-讀主存SD2.讀周期時(shí)序最小模式下的總線(xiàn)讀操作過(guò)程描述(1)T1狀態(tài)M/IO有效，保持到整個(gè)總線(xiàn)周期結(jié)束；地址/數(shù)據(jù)復(fù)用總線(xiàn)和地址/狀態(tài)復(fù)用總線(xiàn)輸出地址；ALE信號(hào)有效，實(shí)現(xiàn)地址鎖存，ALE下降沿之前M/IO和地址信號(hào)都已經(jīng)有效，8282利用ALE的下降沿對(duì)地址鎖存；BHE信號(hào)輸出，指出高8位數(shù)據(jù)總線(xiàn)是否可用；DT/R為低電平，指出是讀周期；DEN為高電平，表示傳輸?shù)氖堑刂贰?2)T2狀態(tài)地址信號(hào)消失，AD15~AD0進(jìn)入高阻態(tài)，為傳輸數(shù)據(jù)作準(zhǔn)備。A19/S6~A16/S3、BHE/S7輸出狀態(tài)信息。DEN有效，用來(lái)開(kāi)啟總線(xiàn)收發(fā)器，以允許數(shù)據(jù)通過(guò)。RD信號(hào)有效，輸出讀信號(hào)，信號(hào)送到所有的存儲(chǔ)器或I/O接口，但只有被地址信號(hào)選中的存儲(chǔ)單元或I/O端口，才會(huì)將數(shù)據(jù)傳送到系統(tǒng)數(shù)據(jù)總線(xiàn)上。(3)T3狀態(tài)在T3狀態(tài)的下降沿對(duì)READY信號(hào)進(jìn)行采樣。如為高電平，表示存儲(chǔ)器或I/O已將數(shù)據(jù)送到數(shù)據(jù)總線(xiàn)上，于是CPU通過(guò)AD15~AD0讀入數(shù)據(jù)；如為低電平，則在T3狀態(tài)之后插入Tw狀態(tài)。最小模式下的總線(xiàn)讀操作過(guò)程描述(4)Tw狀態(tài)是否插入下一個(gè)Tw決定于在T3狀態(tài)或當(dāng)前Tw的下降沿檢測(cè)到的READY信號(hào)是否有效，如果有效，執(zhí)行完當(dāng)前Tw狀態(tài)后，進(jìn)入T4狀態(tài)；如果無(wú)效，則繼續(xù)插入Tw狀態(tài)。在最后一個(gè)Tw狀態(tài)，數(shù)據(jù)肯定已經(jīng)出現(xiàn)在數(shù)據(jù)總線(xiàn)上。而其他的Tw狀態(tài)，控制信號(hào)和T3

狀態(tài)相同，只是數(shù)據(jù)未出現(xiàn)在數(shù)據(jù)總線(xiàn)上。(5)T4狀態(tài)在T4狀態(tài)和前一個(gè)狀態(tài)交界的下降沿處，CPU對(duì)數(shù)據(jù)總線(xiàn)進(jìn)行采樣，從而獲得數(shù)據(jù)，同時(shí)，RD和DEN恢復(fù)到無(wú)效狀態(tài)。最小模式下的總線(xiàn)讀操作過(guò)程描述CPU地址鎖存器數(shù)據(jù)收發(fā)器主存儲(chǔ)器A/SADABDBCB一個(gè)總線(xiàn)周期T1T2T3T4CLKA19/S6-A16/S3,BHE/S7AD15-AD0ALEM/IOWRDT/RDEN2.5.2總線(xiàn)寫(xiě)操作周期CPU地址鎖存器數(shù)據(jù)收發(fā)器主存儲(chǔ)器A/SADABDBCB一個(gè)總線(xiàn)周期T1T2T3T4CLKA19/S6-A16/S3,BHE/S7AD15-AD0ALEM/IOWRDT/RDENT1AA0-讀I/O1-讀主存2.5.2總線(xiàn)寫(xiě)操作周期CPU地址鎖存器數(shù)據(jù)收發(fā)器主存儲(chǔ)器A/SADABDBCB一個(gè)總線(xiàn)周期T1T2T3T4CLKA19/S6-A16/S3,BHE/S7AD15-AD0ALEM/IOWRDT/RDENT2AA0-讀I/O1-讀主存SD2.5.2總線(xiàn)寫(xiě)操作周期CPU地址鎖存器數(shù)據(jù)收發(fā)器主存儲(chǔ)器A/SADABDBCB一個(gè)總線(xiàn)周期T1T2T3T4CLKA19/S6-A16/S3,BHE/S7AD15-AD0ALEM/IOWRDT/RDENT3AA0-讀I/O1-讀主存SD2.5.2總線(xiàn)寫(xiě)操作周期CPU地址鎖存器數(shù)據(jù)收發(fā)器主存儲(chǔ)器A/SADABDBCB一個(gè)總線(xiàn)周期T1T2T3T4CLKA19/S6-A16/S3,BHE/S7AD15-AD0ALEM/IOWRDT/RDENT4AA0-讀I/O1-讀主存SD2.5.2總線(xiàn)寫(xiě)操作周期最小模式下的總線(xiàn)寫(xiě)操作過(guò)程描述與讀操作的比較：數(shù)據(jù)要比讀操作早出現(xiàn)在數(shù)據(jù)總線(xiàn)上RD換成WR，WR從T2狀態(tài)一直到T4狀態(tài)都保持低電平。DT/R為高電平，指明當(dāng)前為操作方向。一個(gè)總線(xiàn)周期T1T2T3T4CLK2.5.3空閑周期CPU只有在與存儲(chǔ)器或I/O端口之間交換數(shù)據(jù)，或裝填指令隊(duì)列時(shí)，才由總線(xiàn)接口單元BIU執(zhí)行總線(xiàn)周期，否則BIU將進(jìn)入總線(xiàn)的空閑周期TITI一般包含1個(gè)或多個(gè)時(shí)鐘周期。在空閑周期中，CPU對(duì)總線(xiàn)進(jìn)行空操作，但狀態(tài)信息S3～S6和前一個(gè)總線(xiàn)周期相同。若前一周期為讀周期，則AD0～AD15在空閑周期中處于浮空；若為寫(xiě)周期，則AD0～AD15仍繼續(xù)保留著CPU輸出數(shù)據(jù)。一個(gè)總線(xiàn)周期T1T2T3T4CLK2.5.3空閑周期空閑周期是指對(duì)總線(xiàn)操作空閑，對(duì)CPU內(nèi)部仍可進(jìn)行有效操作，如執(zhí)行單元EU進(jìn)行計(jì)算或其內(nèi)部的寄存器間進(jìn)行數(shù)據(jù)傳送等。空閑周期又可認(rèn)為是BIU對(duì)EU的等待。一個(gè)總線(xiàn)周期T1T2T3T4CLK2.5.4中斷響應(yīng)周期中斷響應(yīng)總線(xiàn)周期是由外設(shè)向CPU的INTR引腳發(fā)中斷申請(qǐng)而引起的響應(yīng)周期。2.5.4中斷響應(yīng)周期中斷響應(yīng)周期要花2個(gè)總線(xiàn)周期。如果在前一個(gè)總線(xiàn)周期中，CPU接收到外部的中斷請(qǐng)求信號(hào)INTR。當(dāng)中斷允許標(biāo)志IF＝1，而且又剛好執(zhí)行完一條指令，那么，8086會(huì)在當(dāng)前總線(xiàn)周期和下一個(gè)總線(xiàn)周期中間產(chǎn)生中斷響應(yīng)周期。2.5.4中斷響應(yīng)周期CPU從

引腳上向外設(shè)端口(一般是向8259A中斷控制器)先發(fā)送一個(gè)負(fù)脈沖，表明其中斷申請(qǐng)已得到允許，然后插入2個(gè)或3個(gè)空閑狀態(tài)TI(對(duì)8088則不需插入空閑周期)，再發(fā)第二個(gè)負(fù)脈沖。這兩個(gè)負(fù)脈沖都是從每個(gè)總線(xiàn)周期的T2維持到T4狀態(tài)的開(kāi)始。2.5.4中斷響應(yīng)周期當(dāng)外設(shè)端口的8259A收到第二個(gè)負(fù)脈沖后，立即就把中斷類(lèi)型碼n送到它的數(shù)據(jù)總線(xiàn)的低8位D0～D7上，并通過(guò)與之連接的CPU的地址/數(shù)據(jù)線(xiàn)AD0～

AD7傳給CPU。兩個(gè)總線(xiàn)周期的其余時(shí)間，AD0～

AD7處于浮空，同時(shí)

/S7和地址/狀態(tài)線(xiàn)A16/S3～

A19/S6也處于浮空，M/處于低電平，而ALE引腳在每個(gè)總線(xiàn)周期的Tl狀態(tài)輸出一個(gè)有效的電平脈沖，作為地址鎖存信號(hào)。2.5.5系統(tǒng)復(fù)位和啟動(dòng)8086的復(fù)位和啟動(dòng)操作是由8284A時(shí)鐘發(fā)生器向其RESET復(fù)位引腳輸入一個(gè)觸發(fā)信號(hào)而執(zhí)行。8086的復(fù)位操作時(shí)序2.5.5系統(tǒng)復(fù)位和啟動(dòng)當(dāng)RESET信號(hào)有效后，再經(jīng)—個(gè)狀態(tài)，將執(zhí)行以下兩種情況：(1)把所有具有三態(tài)的輸出線(xiàn)——包括AD0～AD15、A16/S3～A19/S6、

/S7、M/、DT/、

、

、

和

等都置成浮空狀態(tài)，直到RESET后回到低電平，結(jié)束復(fù)位操作為止。還可以看到：在進(jìn)入浮空前的半個(gè)狀態(tài)(即時(shí)鐘周期的低電平期間)，這些三態(tài)輸出線(xiàn)暫為不作用狀態(tài)。(2)把不具有三態(tài)的輸出線(xiàn)——包括ALE、HLDA、

RQ/GT0、

RQ/GT1

、QS0和QS1都置為無(wú)效狀態(tài)。2.6.180486微處理器及體系結(jié)構(gòu)2.6.2多核微處理器技術(shù)2.6.3典型嵌入式處理器技術(shù)2.6典型CPU舉例2.6.180486微處理器及體系結(jié)構(gòu)80486微處理器為Intel公司于1989年推出的32位處理器芯片。采用了1mm制造工藝，芯片中共包含120萬(wàn)個(gè)晶體管，時(shí)鐘頻率為25MHz～100MHz，其內(nèi)外部為32位的數(shù)據(jù)總線(xiàn)，地址總線(xiàn)為32位，可尋址4GB的存儲(chǔ)空間，支持虛擬存儲(chǔ)管理技術(shù)，虛擬存儲(chǔ)空間為64TB。引進(jìn)了時(shí)鐘倍頻技術(shù)和新的內(nèi)部總線(xiàn)結(jié)構(gòu)，從而使主頻也可以超出100MHz。2.6.180486微處理器及體系結(jié)構(gòu)80486的內(nèi)部結(jié)構(gòu)2.6.180486微處理器及體系結(jié)構(gòu)由總線(xiàn)接口部件、高速緩存部件、指令預(yù)取部件、指令譯碼部件、執(zhí)行部件、浮點(diǎn)運(yùn)算部件、段管理部件和頁(yè)管理部件等8個(gè)部件組成。BIU通過(guò)對(duì)80486的32位地址總線(xiàn)、32位數(shù)據(jù)總線(xiàn)和控制總線(xiàn)的管理，完成預(yù)取指令、讀/寫(xiě)數(shù)據(jù)、訪(fǎng)問(wèn)端口等總線(xiàn)操作以及其它的控制功能。集成了8K字節(jié)的數(shù)據(jù)和指令混合型的高速緩存器(Cache)。2.6.180486微處理器及體系結(jié)構(gòu)80486指令的譯碼采用2級(jí)流水線(xiàn)結(jié)構(gòu)。指令預(yù)取部件是第一級(jí)流水線(xiàn)，它有一個(gè)32字節(jié)的指令預(yù)取隊(duì)列。執(zhí)行部件包括算術(shù)邏輯單元(ALU)、8個(gè)32位的通用寄存器和桶形移位寄存器。它完成各種算術(shù)和邏輯運(yùn)算，如加法、乘法、移位等操作。當(dāng)指令預(yù)取隊(duì)列不滿(mǎn)時(shí)，指令部件就向總線(xiàn)接口部件BIU申請(qǐng)取指令，取指令的優(yōu)先級(jí)低于取操作數(shù)的優(yōu)先級(jí)，因此BIU總是在空閑時(shí)才取指令，這就不會(huì)影響指令的執(zhí)行速度。2.6.180486微處理器及體系結(jié)構(gòu)80486的浮點(diǎn)運(yùn)算部件(FPU)相當(dāng)于一個(gè)增強(qiáng)型的80387協(xié)處理器。80486的段長(zhǎng)度是可變的(從1字節(jié)到4G字節(jié))。引入了長(zhǎng)度的存儲(chǔ)器單位——頁(yè)，1頁(yè)等于4K字節(jié)。FPU可與ALU并行工作，對(duì)各種類(lèi)型的數(shù)據(jù)進(jìn)行算術(shù)運(yùn)算，也可運(yùn)算大量的內(nèi)部數(shù)學(xué)函數(shù)(如正弦、余弦、正切和對(duì)數(shù)函數(shù)等)。80486內(nèi)部硬件提供了存儲(chǔ)器管理所需的段管理部件和頁(yè)管理部件。2.6.180486微處理器及體系結(jié)構(gòu)80486有三種工作模式：實(shí)地址模式、保護(hù)虛擬地址模式和虛擬8086模式。保護(hù)虛擬地址模式：

CPU可訪(fǎng)問(wèn)4G(232)字節(jié)的物理存儲(chǔ)器空間和64T(246)字節(jié)的虛擬存儲(chǔ)器空間。實(shí)地址模式：與8086相同，指令中操作數(shù)的長(zhǎng)度為16位，借助操作數(shù)長(zhǎng)度前綴，能用32位操作數(shù)。虛擬8086模式：

CPU與保護(hù)虛擬地址模式下的工作原理相同，但程序中指定的邏輯地址按8086模式解釋。2.6.2多核微處理器技術(shù)多核微處理器是指在一個(gè)微處理器上集成多個(gè)運(yùn)算核心。2001年IBM發(fā)布了雙核RISC處理器Power4，它將兩個(gè)64位PowerPC處理器內(nèi)核集成在同一顆芯片上，成為首款采用多核技術(shù)的服務(wù)器處理器?！半p核”的概念最早是由IBM、HP、Sun等支持RISC架構(gòu)的高端服務(wù)器廠(chǎng)商提出的，主要運(yùn)用于服務(wù)器上。2.6.2多核微處理器技術(shù)多核微處理器的每個(gè)核心采用獨(dú)立式緩存設(shè)計(jì)，在處理器內(nèi)部?jī)蓚€(gè)核心之間是互相隔絕工作。通過(guò)處理器外部的仲裁器(位于主板北橋芯片)負(fù)責(zé)兩個(gè)核心之間的任務(wù)分配以及緩存數(shù)據(jù)的同步等協(xié)調(diào)。Intel雙核心架構(gòu)兩個(gè)核心共享前端總線(xiàn)，并依靠前端總線(xiàn)在兩個(gè)核心之間傳輸緩存同步數(shù)據(jù)。2.6.2多核微處理器技術(shù)AMD的兩個(gè)內(nèi)核不需要經(jīng)過(guò)MCH進(jìn)行相互之間的協(xié)調(diào)，每個(gè)核心擁有獨(dú)立的512KB(1MB)L2緩存及執(zhí)行單元。雙核心處理器的內(nèi)部提供了一個(gè)稱(chēng)為SystemRequestQueue