FPGA設(shè)計(jì)與VHDL實(shí)現(xiàn) 課件 第9-11章 VHDL數(shù)字設(shè)計(jì)與優(yōu)化、VHDL的TestBench仿真、VHDL設(shè)計(jì)實(shí)例

FPGA設(shè)計(jì)與VHDL實(shí)現(xiàn)VHDL數(shù)字設(shè)計(jì)與優(yōu)化第九章英特爾FPGA中國(guó)創(chuàng)新中心系列叢書普通高等教育”十三五”規(guī)劃教材01流水線設(shè)計(jì)流水線設(shè)計(jì)流水線設(shè)計(jì)是提高所設(shè)計(jì)系統(tǒng)運(yùn)行速度的種有效的方法。為了保障數(shù)據(jù)的快速傳輸，必須使系統(tǒng)運(yùn)行在盡可能高的頻率上。但如果某些復(fù)雜邏輯功能的完成需要較大的延時(shí)，就會(huì)使系統(tǒng)難以運(yùn)行在高的頻率上。在這種情況下，可使用流水線技術(shù)，即在大延時(shí)的邏輯功能塊中插入觸發(fā)器，使復(fù)雜的邏輯操作分步完成，減小每個(gè)部分的延時(shí)，從而使系統(tǒng)的運(yùn)行頻率得以提高。流水線設(shè)計(jì)的代價(jià)是增加了寄存器邏輯，即增加了芯片資源的耗用。02資源共享資源共享減少系統(tǒng)所耗用的器件資源也是我們進(jìn)行電路設(shè)計(jì)時(shí)所追求的目標(biāo)，在這方面，資源共享是一個(gè)較好的方法，尤其是將些耗用資源較多的模塊進(jìn)行共享，能有效降低整個(gè)系統(tǒng)耗用的資源。資源共享的具體效果跟所用的綜合器的性能有關(guān)，有的綜合器并不能有效地實(shí)現(xiàn)資源共享，因此多數(shù)時(shí)候，需要設(shè)計(jì)者在編寫程序時(shí)，有意識(shí)地進(jìn)行人工處理。資源共享節(jié)省資源的設(shè)計(jì)中應(yīng)注意以下幾點(diǎn)：盡量共享復(fù)雜的運(yùn)算邏輯單元。用加括號(hào)等方式控制綜合的結(jié)果，實(shí)現(xiàn)資源的共享，重用已計(jì)算過的結(jié)果。模塊數(shù)據(jù)寬度應(yīng)盡晝小，以能滿足設(shè)計(jì)要求為準(zhǔn)。034X4矩陣鍵盤4X4矩陣鍵盤矩陣鍵盤又稱為行列式鍵盤，它是由4條行線、4條列線組成的鍵盤。4X4矩陣鍵盤4X4矩陣鍵盤4X4矩陣鍵盤4X4矩陣鍵盤4X4矩陣鍵盤4X4矩陣鍵盤04字符液晶字符液晶常用的字符液晶的是LCD1602,它可以顯示}6x2個(gè)5x7大小的點(diǎn)陣字符，模塊的字符存儲(chǔ)器(CharacterGeneratorROM,CGROM)中固化了192個(gè)常用字符的字模。1.字符液晶LCD1602及端口市面上的LCD1602基本上是兼容的，區(qū)別只是帶不帶背光，其驅(qū)動(dòng)芯片都是HD44780及其兼容芯片。LCD1602的接口基本一致，為16引腳的單排插針外接端口。字符液晶LCD1602控制線主要分4類。1.RS:數(shù)據(jù)／指令選擇端，當(dāng)RS=O,寫指令；當(dāng)RS=l,寫數(shù)據(jù)。2.RW:讀／寫選擇端，當(dāng)RW=O,寫指令／數(shù)據(jù)；當(dāng)RW=l,讀狀態(tài)／數(shù)據(jù)。3.EN:使能端，下降沿使指令／數(shù)據(jù)生效。4.DB[O]~DB[7]:8位雙向數(shù)據(jù)線。字符液晶2.LCD1602的數(shù)據(jù)讀寫時(shí)序其讀／寫操作時(shí)序由使能信號(hào)EN完成；對(duì)讀／寫操作的識(shí)別是判斷RW信號(hào)上的電平狀態(tài)，當(dāng)RW為0時(shí)向顯示數(shù)據(jù)存儲(chǔ)器寫數(shù)據(jù)，數(shù)據(jù)在使能信號(hào)EN的上升沿被寫入，當(dāng)RW為1時(shí)將液晶模塊的數(shù)據(jù)讀入；3.LCD1602的指令集LCD1602的讀／寫操作、屏幕和光標(biāo)的設(shè)置都是通過指令來實(shí)現(xiàn)的，共支持11條控制指令，這些指令可查閱相關(guān)資料，需要注意的是，液晶模塊屬于慢顯示設(shè)備，因此，在執(zhí)行每條指令之前，一定要確認(rèn)模塊的忙標(biāo)志為低電平（表示不忙），否則此指令失效。字符液晶4.LCD1602的字符集LCD1602模塊內(nèi)部的字符發(fā)生存儲(chǔ)器(CGROM)中固化了192個(gè)常用字符的字模，其中常用的128個(gè)阿拉伯?dāng)?shù)字、大小寫英文字母和常用符號(hào)等。5.LCD1602的初始化LCD1602開始顯示前需要進(jìn)行必要的初始化設(shè)置，包括設(shè)置顯示模式、顯示地址等。05漢字圖形點(diǎn)陣液晶漢字圖形點(diǎn)陣液晶圖形點(diǎn)陣液晶顯示模塊廣泛應(yīng)用于智能儀器儀表、工業(yè)控制、通信和家用電器中。本節(jié)用FPGA控制LCD12864B漢字圖形點(diǎn)陣液晶實(shí)現(xiàn)字符和圖形的顯示。1.LCD12864B的外部引腳特性LCD12864B是一種內(nèi)部含有國(guó)標(biāo)級(jí)、二級(jí)簡(jiǎn)體中文字庫(kù)的點(diǎn)陣型圖形液晶顯示模塊，內(nèi)置了8192個(gè)中文漢字(16x16點(diǎn)陣）和128個(gè)ASCII字符集(8xl6點(diǎn)陣），它在字符顯示模式下可以顯示8x4個(gè)16xl6點(diǎn)陣的漢字，或16X4個(gè)16X8點(diǎn)陣的英文(ASCII)字符，它也可以在圖形模式下顯示分辨率為128x64的二值化圖形。漢字圖形點(diǎn)陣液晶2.LCD12864B的數(shù)據(jù)讀寫時(shí)序如果LCD12864B液晶模塊工作在8位并行數(shù)據(jù)傳瑜模式(PSB=l、RST=l)下，其數(shù)據(jù)讀寫時(shí)序與上節(jié)中的LCD1602B數(shù)據(jù)讀寫時(shí)序完全一致。LCD模塊的讀／寫操作時(shí)序由使能信號(hào)E完成；對(duì)讀／寫操作的識(shí)別是判斷RfW信號(hào)上的電平狀態(tài)，當(dāng)RfW為0時(shí)向顯示數(shù)據(jù)存儲(chǔ)器寫數(shù)據(jù)，數(shù)據(jù)在使能信號(hào)E的上升沿被寫入，當(dāng)RfW為1時(shí)將液晶模塊的數(shù)據(jù)讀入；RS信號(hào)用于識(shí)別數(shù)據(jù)總線DBO~DB7上的數(shù)據(jù)是指令代碼還是顯示數(shù)據(jù)。漢字圖形點(diǎn)陣液晶3.LCD12864B的指令集LCD12864B液晶模塊有自己的套用戶指令集，用戶通過這些指令來初始化液晶模塊并選擇顯示模式。LCD模塊的圖形顯示模式需要用到擴(kuò)展指令集，并且需要分成上下兩個(gè)半屏設(shè)置起始地址，上半屏垂直坐標(biāo)為Y:8'h80~9'h9F02行），水平坐標(biāo)為X:8'h80;下半屏垂直坐標(biāo)和上半屏相同，而水平坐標(biāo)為X:8'h88。漢字圖形點(diǎn)陣液晶4.用VHDL驅(qū)動(dòng)LCD12864B實(shí)現(xiàn)漢字和字符的顯示用VHDL編寫LCD12864B驅(qū)動(dòng)程序，實(shí)現(xiàn)漢字和字符的顯示。06VGA顯示器VGA顯示器VGA顯示原理與時(shí)序1.VGA顯示的原理與模式VGA(VideoGraphicsArray)是IBM在1987年推出的一種視頻傳輸標(biāo)準(zhǔn)，并迅速在彩色顯示領(lǐng)域得到廣泛應(yīng)用，后來其他廠商在VGA基礎(chǔ)上加以擴(kuò)充使其支持更高分辨率，這些擴(kuò)充的模式稱為SuperVGA,簡(jiǎn)稱SVGA。VGA顯示器2.D-SUB接口主機(jī)（如計(jì)算機(jī)）與顯示設(shè)備間通過VGA接口（也稱D-SUB接口）連接，主機(jī)的顯示信息，通過顯卡中的數(shù)字／模擬轉(zhuǎn)換器轉(zhuǎn)變?yōu)镽、G、B三基色信號(hào)和行、場(chǎng)同步信號(hào)并通過VGA接口傳輸?shù)斤@示設(shè)備中。3.C4_MB開發(fā)板的FPGA與VGA接口電路C4_MB上的VGA接口通過18位信號(hào)線與FPGA連接。VGA顯示器4.VGA顯示的時(shí)序CRT(CathodeRayTube)顯示器的原理是采用光柵掃描方式，即轟擊熒光屏的電子束在CRT顯示器上從左到右、從上到下做有規(guī)律的移動(dòng)，其水平移動(dòng)受水平同步信號(hào)HSYNC控制，垂直移動(dòng)受垂直同步信號(hào)VSYNC控制。掃描方式多采用逐行掃描。VGA顯示器VGA彩條信號(hào)發(fā)生器1.VGA彩條信號(hào)發(fā)生器頂層設(shè)計(jì)三基色信號(hào)R、G、B只用1bit表示可顯示8種顏色。2.用IP核aitpll產(chǎn)生25.2MHz時(shí)鐘信號(hào)3.引腳約束與編程下載VGA顯示器VGA圖像顯示與控制如果VGA顯示真彩色BMP圖像，則需要R、G、B信號(hào)各8位（即24位）表示一個(gè)像素值，多數(shù)情況下采用32位表示一個(gè)像素值，為了節(jié)省存儲(chǔ)空間，可采用高彩圖像，即每個(gè)像素值由16位表示，R、G、B信號(hào)分別使用5位、6位、5位，比真彩色圖像數(shù)據(jù)量減少一半，同時(shí)又能滿足顯示效果。VGA顯示器1.VGA圖像數(shù)據(jù)的獲取2.VGA圖像顯示頂層源程序3.ROM模塊的定制4.引腳鎖定與下載07音樂演奏電路音樂演奏電路音樂演奏實(shí)現(xiàn)的方法1.音調(diào)的控制頻率決定了音調(diào)高低。所有不同頻率的信號(hào)都是從同一個(gè)基準(zhǔn)頻率分頻而得到的。由于音階頻率多為非整數(shù)，而分頻系數(shù)又不能為小數(shù)，故必須將計(jì)算得到的分頻數(shù)四舍五入取整。音樂演奏電路2.音長(zhǎng)的控制音符的持續(xù)時(shí)間須根據(jù)樂曲的速度及每個(gè)音符的節(jié)拍數(shù)來確定。本例演奏的梁祝片段，最短的音符為四分音符，如果將全音符的持續(xù)時(shí)間設(shè)為1S,則只需要再提供一個(gè)4Hz的時(shí)鐘頻率即可產(chǎn)生四分音符的時(shí)長(zhǎng)。音樂演奏電路實(shí)現(xiàn)與下載控制音長(zhǎng)是通過控制計(jì)數(shù)器預(yù)置數(shù)的停留時(shí)間來實(shí)現(xiàn)的，預(yù)置數(shù)停留的時(shí)間越長(zhǎng)，則該音符演奏的時(shí)間越長(zhǎng)。每個(gè)音符的演奏時(shí)間都是0.25s的整數(shù)倍，對(duì)于節(jié)拍較長(zhǎng)的音符，如二分音符，在記譜時(shí)將該音名連續(xù)記錄兩次即可。感謝觀看，再見！區(qū)塊鏈重塑實(shí)體經(jīng)濟(jì)全國(guó)區(qū)塊鏈應(yīng)用創(chuàng)新人才培訓(xùn)指定用書FPGA設(shè)計(jì)與VHDL實(shí)現(xiàn)VHDL的TestBench仿真第十章英特爾FPGA中國(guó)創(chuàng)新中心系列叢書普通高等教育”十三五”規(guī)劃教材01VHDL仿真概述EDA技術(shù)及其發(fā)展概述仿真(Simulation)也稱為模擬，是對(duì)所設(shè)計(jì)電路的功能進(jìn)行驗(yàn)證，設(shè)計(jì)者可以對(duì)整個(gè)系統(tǒng)或者各個(gè)模塊進(jìn)行仿真，即用計(jì)算機(jī)軟件驗(yàn)證電路功能是否正確，各個(gè)部分的時(shí)序是否準(zhǔn)確和符合要求。如果仿真時(shí)發(fā)現(xiàn)問題，可以隨時(shí)修改，從而避免設(shè)計(jì)的錯(cuò)誤。高級(jí)的仿真軟件還可對(duì)設(shè)計(jì)的性能進(jìn)行評(píng)估。越大規(guī)模的設(shè)計(jì)越需要進(jìn)行仿真，否則設(shè)計(jì)的正確性無從得到驗(yàn)證，可以說仿真是VHDL數(shù)字電路設(shè)計(jì)不可或缺的重要部分。仿真分為功能仿真和時(shí)序仿真。1EDA技術(shù)及其發(fā)展概述1.功能仿真考慮信號(hào)時(shí)延特性的仿真，稱為功能仿真，又叫前仿真。對(duì)千功能仿真而言，仿真器并不會(huì)考慮實(shí)際邏輯門和傳輸所造成的門延遲及傳輸延遲。取而代之的是，使用單一延遲的數(shù)學(xué)模型來粗略估計(jì)被測(cè)電路的邏輯行為，雖然如此無法獲得精確的結(jié)果，但其所提供的信息已足夠工程師用來針對(duì)電路功能的設(shè)計(jì)進(jìn)行除錯(cuò)。為了能順利完成仿真，還需要準(zhǔn)備一份稱之為測(cè)試平臺(tái)的HDL描述文檔，在這份文檔中，必須盡可能細(xì)致地描述所有可能影響設(shè)計(jì)功能的輸入信號(hào)組合，以便激發(fā)出錯(cuò)誤的設(shè)計(jì)描述的位置。功能仿真的速度通常比較快。1EDA技術(shù)及其發(fā)展概述2.時(shí)序仿真時(shí)序仿真又稱為后仿真，它是在選擇了對(duì)應(yīng)的FPGA器件并完成了布局布線后進(jìn)行的包含時(shí)延特性的仿真。不同的FPGA器件，其內(nèi)部時(shí)延是不一樣的，不同的布局布線方案也會(huì)影響內(nèi)部時(shí)延。因此，在設(shè)計(jì)實(shí)現(xiàn)之后進(jìn)行時(shí)序仿真、評(píng)估設(shè)計(jì)性能是非常有必要的。有時(shí)功能仿真正確的，設(shè)計(jì)時(shí)序仿真卻不一定正確，這說明設(shè)計(jì)的基本功能是可行的，但還需要調(diào)整一些影響時(shí)序的細(xì)節(jié)，使時(shí)序仿真也達(dá)到設(shè)計(jì)要求。在這個(gè)階段，經(jīng)過布線之后的電路，除了需要重復(fù)驗(yàn)證是否仍符合原始功能設(shè)計(jì)之外，還要考慮在實(shí)體的門延遲和連線延遲條件下，電路能否正常工作。此時(shí)，若有錯(cuò)誤發(fā)生，將需要回到最原始的步驟：修改HDL設(shè)計(jì)描述，重新做次仿真的流程。時(shí)序仿真的耗時(shí)通常比功能仿真的耗時(shí)多。102VHDL測(cè)試平臺(tái)EDA技術(shù)及其發(fā)展用VHDL描述仿真激勵(lì)信號(hào)1.測(cè)試模塊的實(shí)體描述在測(cè)試模塊的實(shí)體中可以省略有關(guān)端口的描述。比如下面的一個(gè)實(shí)體描述，實(shí)體的名稱為"test",實(shí)體中無端口信號(hào)列表，這也是測(cè)試模塊實(shí)體描述的常用做法。1EDA技術(shù)及其發(fā)展用VHDL描述仿真激勵(lì)信號(hào)2.用VHDL產(chǎn)生仿真激勵(lì)信號(hào)例10.1產(chǎn)生一個(gè)復(fù)位信號(hào)，其波形如圖10.2所示，從0時(shí)刻開始50ns后reset信號(hào)變?yōu)楦唠娖?，保?0ns后回到低電平。用ModelSim仿真得到的波形如圖10.3所示?！纠?0.1】復(fù)位信號(hào)的產(chǎn)生程序。ENT工TYreset_signalISENDENTITY;ARCHITECTUREarchOFreset_signalISSIGNALreset:BIT;BEGINreset<='O','l'AFTER50ns,'0'AFTERlOOns;ENDarch；1EDA技術(shù)及其發(fā)展用TEXTIO進(jìn)行仿真1.TEXTIO文件產(chǎn)生激勵(lì)的方法TEXTIO是VHDL標(biāo)準(zhǔn)庫(kù)STD中的個(gè)程序包(Package)。在該程序包中定義了3個(gè)類型CLINE、TEXT和SIDE)以及1個(gè)子類型(WIDTH)。此外，該包中還定義了一些訪問文件所需的過程(Procedure)。TEXTIO提供了VHDL仿真時(shí)與磁盤文件的交互。2.輸出錯(cuò)誤信息在仿真的過程中可以對(duì)波形和邏輯關(guān)系進(jìn)行檢查，如果不滿足設(shè)計(jì)的要求，應(yīng)輸出相應(yīng)的錯(cuò)誤信息，這有利于設(shè)計(jì)人員發(fā)現(xiàn)和排查錯(cuò)誤。在VHDL中可使用ASSERT（斷言）語句檢查錯(cuò)誤并輸出錯(cuò)誤信息。203ModelSimSE仿真實(shí)例EDA技術(shù)及其發(fā)展圖形界面仿真方式通過Mode!SimSE的圖形界面仿真，使用者不需要記憶命令語旬，所有流程都可通過鼠標(biāo)單擊窗口用交互的方式完成。1EDA技術(shù)及其發(fā)展命令行仿真方式用ModelSimSE命令行方式進(jìn)行功能仿真操作：ModelSimSE還可以通過命令行的方式進(jìn)行仿真。命令行方式為仿真提供了更多、更靈活的控制，其中所有的仿真命令都是Tel命令，把這些命令寫入到＊do文件形成一個(gè)宏腳本，在ModelSimSE中執(zhí)行此腳本，就可按照批處理的方式執(zhí)行一次仿真，大大提高了仿真的效率，在設(shè)計(jì)者操作比較熟練時(shí)建議采用此種仿真方式。2EDA技術(shù)及其發(fā)展ModelSimSE時(shí)序仿真上面進(jìn)行的是功能仿真，如果要進(jìn)行時(shí)序仿真，必須先對(duì)設(shè)計(jì)文件指定芯片并編譯（比如用QuartusPrime)生成網(wǎng)表文件和時(shí)延文件，再調(diào)用ModelSimSE進(jìn)行時(shí)序仿真。3感謝觀看，再見！FPGA設(shè)計(jì)與VHDL實(shí)現(xiàn)英特爾FPGA中國(guó)創(chuàng)新中心系列叢書普通高等教育”十三五”規(guī)劃教材FPGA設(shè)計(jì)與VHDL實(shí)現(xiàn)VHDL設(shè)計(jì)實(shí)例第十一章英特爾FPGA中國(guó)創(chuàng)新中心系列叢書普通高等教育”十三五”規(guī)劃教材01m序列產(chǎn)生器EDA技術(shù)及其發(fā)展M序列的原理與性質(zhì)m序列是最大長(zhǎng)度線性反饋移位寄存器序列的簡(jiǎn)稱，m序列有很多優(yōu)良的特性，例如它同時(shí)具有隨機(jī)性和規(guī)律性，好的自相關(guān)性等。m序列的應(yīng)用非常廣泛，比如用在擴(kuò)頻CDMA（碼分多址）通信系統(tǒng)中，CDMA系統(tǒng)中一般采用偽隨機(jī)序列（即PN碼）做為擴(kuò)頻序列，PN碼的選擇直接影響CDMA系統(tǒng)的容堇、抗干擾能力、接入和切換速度等性能，而m序列做為一種基本的偽隨機(jī)序列，具有很強(qiáng)的系統(tǒng)性、規(guī)律性和自相關(guān)性，可以用做PN碼，比如IS一95標(biāo)準(zhǔn)中使用的PN序列就是m序列，利用它的不同相位來區(qū)分不同的用戶。CDMA系統(tǒng)主要采用兩種長(zhǎng)度的m序列：一種是周期為215_1的m序列，又稱短PN序列；另一種是周期為242_1的m序列，又稱為長(zhǎng)PN碼序列。1EDA技術(shù)及其發(fā)展用原理圖方式產(chǎn)生m序列以n=5、周期為25-I=31的m序列的產(chǎn)生為例，介紹m序列的設(shè)計(jì)方法。m序列發(fā)生器原理圖，采用原理圖設(shè)計(jì)方式，可以非常容易地實(shí)現(xiàn)，比如在QuartusII環(huán)境下，只需調(diào)用DFF(D觸發(fā)器）和XOR（兩輸入異或門）即可構(gòu)成。2EDA技術(shù)及其發(fā)展用VHDL實(shí)現(xiàn)m序列采用VHDL也可以很容易地描述m序列產(chǎn)生器。3EDA技術(shù)及其發(fā)展反饋系數(shù)可設(shè)置的m序列通過sel設(shè)置端可以選擇反饋系數(shù)，并分別產(chǎn)生相應(yīng)的m序列。402Gold碼EDA技術(shù)及其發(fā)展m序列是一種系統(tǒng)性、規(guī)律性很強(qiáng)的平衡碼序列，它的自相關(guān)特性很好，但其互相關(guān)特性并不都令人滿意，只有優(yōu)選對(duì)之間的互相關(guān)特性較好，因而這對(duì)千擴(kuò)頻CDMA系統(tǒng)而言，可用作地址碼的序列數(shù)目就太少了。由于m序列良好的偽隨機(jī)性，為其他序列的生成奠定了基礎(chǔ)，Gold碼就是選用兩個(gè)互為優(yōu)選對(duì)的m序列模二加而形成的。EDA技術(shù)及其發(fā)展Gold碼的原理與性質(zhì)Gold碼是Gold千1967年提出的，它是用一對(duì)優(yōu)選的周期和速率均相同的m序列模二加后得到的。兩個(gè)m序列發(fā)生器的級(jí)數(shù)相同，即n1=n2=n。如果兩個(gè)m序列相對(duì)相移不同，所得到的是不同的Gold碼序列。對(duì)n級(jí)m序列，共有2n-1個(gè)不同相位，所以通過模二加后可得到2n-l個(gè)Gold碼序列，這些碼序列的周期均為2"-1。隨著級(jí)數(shù)n的增加，Gold碼序列的數(shù)薹遠(yuǎn)超過同級(jí)數(shù)的m序列的數(shù)量，且Gold碼序列具有良好的自相關(guān)特性和互相關(guān)特性，因此，Gold碼得到了廣泛的應(yīng)用。產(chǎn)生Gold碼序列的結(jié)構(gòu)形式有兩種，一種是將兩個(gè)n級(jí)m序列發(fā)生器并聯(lián)，另一種是將兩個(gè)m序列發(fā)生器串聯(lián)成級(jí)數(shù)為2n的線性移位寄存器。1EDA技術(shù)及其發(fā)展用原理圖方式產(chǎn)生Gold碼根據(jù)上面的Gold序列發(fā)生器的原理，在QuartusII環(huán)境下，首先采用原理圖方式實(shí)現(xiàn)，，調(diào)用D觸發(fā)器和異或門構(gòu)成，圖中的clr是復(fù)位端，用千將D觸發(fā)器的初始狀態(tài)設(shè)置為00001,以防止進(jìn)入全零狀態(tài)，電路工作時(shí)，應(yīng)給clr復(fù)位端一個(gè)0信號(hào)。此電路的功能仿真波形。203數(shù)字過零檢測(cè)和等精度頻率測(cè)量EDA技術(shù)及其發(fā)展要測(cè)量正弦波的頻率，先要將它整形為窄脈沖信號(hào)，以便進(jìn)行可靠的計(jì)數(shù)，全數(shù)字化的脈沖形成方法--數(shù)字過零檢測(cè)法，采用這種方法不齋要外部模擬脈沖形成電路，直接在AD采樣之后利用正弦數(shù)字波形的過零點(diǎn)特征形成脈沖，然后在一定的基準(zhǔn)時(shí)間內(nèi)測(cè)量被測(cè)的脈沖個(gè)數(shù)。傳統(tǒng)的直接頻率測(cè)籃法的測(cè)量精度隨著被測(cè)信號(hào)頻率變化而變化，在使用中存在問題，而等精度頻率測(cè)量使基準(zhǔn)時(shí)間長(zhǎng)度為整數(shù)個(gè)被測(cè)脈沖，能在整個(gè)頻率測(cè)暈范圍內(nèi)保持恒定的精度。數(shù)字過零檢測(cè)法和等精度頻率測(cè)屋結(jié)合在一起就構(gòu)成了一個(gè)片上頻率測(cè)呈系統(tǒng)。本小節(jié)將給出兩個(gè)模塊實(shí)現(xiàn)方法和VHDL源程序，并把二者連接起來形成一個(gè)完整的實(shí)例。EDA技術(shù)及其發(fā)展數(shù)字過零檢測(cè)數(shù)字過零檢測(cè)法首先對(duì)AD采樣的數(shù)據(jù)點(diǎn)進(jìn)行最大值和最小值搜索，經(jīng)過一段時(shí)間的搜索找到最大值和最小值，兩個(gè)值相加得到零點(diǎn)值，然后用零點(diǎn)值與后續(xù)的數(shù)據(jù)點(diǎn)按時(shí)間順序進(jìn)行比較，當(dāng)發(fā)現(xiàn)前后兩個(gè)值，前一大于零點(diǎn)值，而后一個(gè)大千零點(diǎn)值，便產(chǎn)生一個(gè)過零脈沖，其中搜索求零點(diǎn)值的過程是循環(huán)不斷進(jìn)行的，以保證零點(diǎn)值的準(zhǔn)實(shí)時(shí)刷新。1EDA技術(shù)及其發(fā)展等精度頻率測(cè)量等精度頻率測(cè)量有兩個(gè)計(jì)數(shù)器，個(gè)對(duì)標(biāo)準(zhǔn)頻率時(shí)鐘計(jì)數(shù)，另個(gè)對(duì)被測(cè)頻率時(shí)鐘計(jì)數(shù)，計(jì)數(shù)器的ctrl輸入端是使能輸入，用千控制計(jì)數(shù)器計(jì)數(shù)的長(zhǎng)度，clr輸入端是同步清零輸入。測(cè)呈開始之前首先cir置高電平，使所有寄存器和計(jì)數(shù)器消零。然后由外部控制器發(fā)出頻率測(cè)進(jìn)使能信號(hào)，即使ctrl為離電平，而內(nèi)部的門控信號(hào)ena要到被測(cè)脈沖的上升沿才會(huì)置為高電平，同時(shí)兩個(gè)計(jì)數(shù)器開始計(jì)數(shù)。當(dāng)ctrl持續(xù)一段時(shí)間之后，由外部控制器置為低電平，而此時(shí)ena信號(hào)仍將保持下一個(gè)被測(cè)脈沖的上升沿到來時(shí)才為0,此時(shí)計(jì)數(shù)器停止工作。這樣就使得計(jì)數(shù)器的工作時(shí)間總是等千被測(cè)信號(hào)的完整周期，這就是等精度頻率測(cè)謚的關(guān)鍵所在。2EDA技術(shù)及其發(fā)展數(shù)字測(cè)至系統(tǒng)數(shù)字過零檢測(cè)法和等精度頻率測(cè)量結(jié)合起來組成個(gè)數(shù)字測(cè)量系統(tǒng)，其頂層設(shè)計(jì)VHDL源過零檢測(cè)得到的脈沖輸入到等精度頻率測(cè)量模塊，同時(shí)輸入的還有清零信號(hào)和門控信號(hào)。調(diào)用altpll鎖相環(huán)模塊(mypll)產(chǎn)生系統(tǒng)所需的2個(gè)時(shí)鐘。304數(shù)字過零檢測(cè)和等精度頻率測(cè)量EDA技術(shù)及其發(fā)展調(diào)制原理QPSK是利用載波的4個(gè)不同相位來表征數(shù)字信息，每一個(gè)載波相位代表兩個(gè)比特的信息。因此，對(duì)千輸入的二進(jìn)制數(shù)字序列應(yīng)該先進(jìn)行分組。將每?jī)蓚€(gè)比特編為一組，采用相應(yīng)的相位來表示。當(dāng)初始相位取0時(shí)，4種不同的相位為：0、兀／2、冗、3兀／2分別表示數(shù)字信息：11、01、00、10;當(dāng)初始相位為叫4時(shí)，四種不同的相位為：兀／4、3兀／4、5兀／4、7兀／4分別表示11、01、00、10。1EDA技術(shù)及其發(fā)展成形濾波器設(shè)計(jì)在QPSK調(diào)制過程中，如在調(diào)制前對(duì)基帶信號(hào)進(jìn)行成形濾波，除防止碼間干擾外，還可以達(dá)到濾除邊帶信號(hào)頻譜的目的。成形濾波器本質(zhì)上就是一個(gè)低通濾波器，一般設(shè)計(jì)為升余弦濾波器，這里我們采用MATLAB仿真軟件進(jìn)行設(shè)計(jì)，輸出結(jié)果是濾波器的系數(shù)文件”shape_Lpf.tx.t"。2EDA技術(shù)及其發(fā)展乘法器設(shè)計(jì)成形濾波之后的I、Q兩路信號(hào)要和本振產(chǎn)生的COS、SIN信號(hào)相乘，乘法器調(diào)用LPM_M口兀核實(shí)現(xiàn)，同樣采用MegaWizardPlug-InManager引導(dǎo)實(shí)現(xiàn)，選擇2個(gè)輸入的位寬均為15bits；所示的界面中選擇乘法器的數(shù)據(jù)類型為Signed有符號(hào)型；將生成的VHDL文件命名為multl5_15.vhd。4EDA技術(shù)及其發(fā)展仿真圖顯示了QPSK調(diào)制信號(hào)產(chǎn)生的仿真波形，其中第3行是QPSK調(diào)制信號(hào)波形，第4、5行是I路數(shù)字波形和成形濾波后的基帶波形，第6、7行是Q路數(shù)字波形和成形濾波后的基帶波形。505小型神經(jīng)網(wǎng)絡(luò)EDA技術(shù)及其發(fā)展人工神經(jīng)網(wǎng)絡(luò)是在現(xiàn)代神經(jīng)科學(xué)的基礎(chǔ)上提出和發(fā)展起來的，旨在反映人腦結(jié)構(gòu)及功能的一種抽象數(shù)學(xué)模型。自1943年美匡心理學(xué)家W.McCulloch和數(shù)學(xué)家W.Pitts提出形式神經(jīng)元的抽象數(shù)學(xué)模型－MP模型以來，人工神經(jīng)網(wǎng)絡(luò)理論技術(shù)經(jīng)過了50多年曲折的發(fā)展。特別是20世紀(jì)80年代，人工神經(jīng)網(wǎng)絡(luò)的研究取得了重大進(jìn)展，有關(guān)的理論和方法已經(jīng)發(fā)展成一門界千物理學(xué)、數(shù)學(xué)、計(jì)算機(jī)科學(xué)和神經(jīng)生物學(xué)之間的交叉學(xué)科。它在模式識(shí)別、圖像處理、智能控制、組合優(yōu)化、金融預(yù)測(cè)與管理、通信、機(jī)器人以及專家系統(tǒng)等領(lǐng)域得到廣泛的應(yīng)用，提出了40多種神經(jīng)網(wǎng)絡(luò)模型，其中比較著名的有感知機(jī)、Hopfield網(wǎng)絡(luò)、Boltzman機(jī)、自適應(yīng)共振理論及反向傳播網(wǎng)絡(luò)(BP)等。106數(shù)字AGCEDA技術(shù)及其發(fā)展數(shù)字AGC是數(shù)字中頻接收的重要輔助電路，數(shù)字中頻接收機(jī)設(shè)置自動(dòng)增益控制的目的在于使接收機(jī)的增益隨著信號(hào)的強(qiáng)弱進(jìn)行調(diào)整，或者保持接收機(jī)的輸出恒定在定范圍。對(duì)于前者是指接收機(jī)的入口端的數(shù)字AGC,在接收弱信號(hào)時(shí)使接收機(jī)具有足夠高的增益，使得信噪比最大化，在接收強(qiáng)信號(hào)時(shí)使接收機(jī)工作在正常范圍之內(nèi)（主要是保證AID轉(zhuǎn)換器不溢出）；對(duì)于后者是指數(shù)字接收機(jī)與后續(xù)處理電路之間的數(shù)字AGC,