北京郵電大學(xué)小學(xué)期數(shù)字基帶傳輸系統(tǒng)實(shí)驗(yàn)報(bào)告

2010年小學(xué)期電路綜合實(shí)驗(yàn)——數(shù)字基帶傳輸系統(tǒng)學(xué)院：信息與通信工程學(xué)院 班級(jí)： 學(xué)號(hào)： 序號(hào)：姓名：復(fù)雜：采樣判決實(shí)驗(yàn)?zāi)康模?）理解數(shù)字語(yǔ)音傳輸系統(tǒng)的原理和構(gòu)成，以及各個(gè)功能模塊的功能和實(shí)現(xiàn)原理。（2）掌握FPGA的設(shè)計(jì)流程和設(shè)計(jì)方法，熟練掌握應(yīng)用軟件Quartus=2\*ROMANII和Modelsim的使用。（3）學(xué)習(xí)并掌握FPGA的自頂向下的設(shè)計(jì)思想，并熟練使用VHDL語(yǔ)言編程設(shè)計(jì)芯片。（4）學(xué)會(huì)借助Matlab仿真系統(tǒng)進(jìn)行系統(tǒng)各項(xiàng)性能的驗(yàn)證。（5）鍛煉自身調(diào)試硬件電路板的能力，培養(yǎng)獨(dú)立解決問(wèn)題的能力。二、實(shí)驗(yàn)內(nèi)容與實(shí)驗(yàn)原理主要完成對(duì)接收到的信號(hào)進(jìn)行采樣，并對(duì)采樣值進(jìn)行判決。在這次仿真設(shè)計(jì)中，噪聲是當(dāng)輸入信號(hào)過(guò)來(lái)之后才加上的，故采樣時(shí)刻取第一個(gè)非零值到來(lái)的時(shí)刻，此后每隔一定時(shí)間進(jìn)行一次抽樣。抽樣后就進(jìn)行判決，發(fā)送信號(hào)是采用雙極性碼，最佳的判決準(zhǔn)則是；如果采樣值大于零，則判為＋1，對(duì)應(yīng)單極性碼的0，如果采樣值小于零，則判為－1，對(duì)應(yīng)1。由圖2-17所示的接收信號(hào)的眼圖也可以看出，判決的最佳門限為零，和理論值相同。采樣判決模塊的Modelsim仿真的參考結(jié)果如圖2-17：圖2-17采樣判決模塊的Modelsim仿真結(jié)果其中din是輸入的34bit的信號(hào)，dout是判決輸出的信號(hào)，clk是總時(shí)鐘，clk_5是采樣時(shí)鐘，這個(gè)時(shí)鐘在第一個(gè)采樣點(diǎn)確定后才開始產(chǎn)生，并且頻率是總時(shí)鐘的五分之一，從仿真圖中看出紅線消失的地方就是開始采樣的時(shí)刻，并且以后每五個(gè)時(shí)鐘采一次樣。實(shí)驗(yàn)設(shè)計(jì)以下為一個(gè)模5的加法計(jì)數(shù)器。因?yàn)闉V波器要插零，所以需要一個(gè)加法器來(lái)實(shí)現(xiàn)對(duì)應(yīng)的采樣周期。其中clear為復(fù)位清零。b為輸出端。architecturecountofcypjissignalb_temp:std_logic_vector(2downto0):="000";signalc:std_logic:='0';beginp1:process(clk)beginif(c='1')thenif(clk'eventandclk='1')thenifclear='0'thenb_temp<="000";elsifb_temp="100"thenb_temp<="000";elseb_temp<=b_temp+1;endif;b<=b_temp;endif;endif;endprocessp1;為使程序在遇到第一個(gè)非零值時(shí)才執(zhí)行后續(xù)操作所以還應(yīng)設(shè)計(jì)p2如下：p2:process(clk)beginif(c='0')thenif(a="00000000000000000000000000000000")thenc<='0';elsec<='1';endif;endif;endprocessp2;判決：當(dāng)前面條件滿足后，如輸入a為正，則使輸出賦為1，如a為負(fù)，則輸出賦為0p3:process(b)beginif(c='1')thenif(b="100")thenif(a(31)='1')thenx<="0001";elsif(a(31)='0')thenx<="0000";endif;endif;endif;endprocessp3;endcount;仿真結(jié)果實(shí)驗(yàn)中的問(wèn)題及解決本次實(shí)驗(yàn)遇到了很多的問(wèn)題，首先是對(duì)實(shí)驗(yàn)?zāi)康牡牟幻鞔_。因?yàn)檎麄€(gè)實(shí)驗(yàn)包含著4各組員不同的部分，所以一開始比較混亂。后面經(jīng)過(guò)老師的解釋，終于明確了實(shí)驗(yàn)的方向。其次是實(shí)驗(yàn)編程過(guò)程中對(duì)vhdl語(yǔ)言的不理解。經(jīng)過(guò)很多岔路而后看了很多相關(guān)語(yǔ)言的書籍后終于有了一點(diǎn)感覺和頭緒。因?yàn)関hdl的格式與語(yǔ)法與以往學(xué)過(guò)的語(yǔ)言也有不同，所以花費(fèi)了挺長(zhǎng)的時(shí)間來(lái)適應(yīng)。最后面是關(guān)于仿真知識(shí)的理解的不透徹。對(duì)于modelsim的使用方不熟悉。后面漸漸熟悉后才開始上手實(shí)驗(yàn)總結(jié)經(jīng)過(guò)此次試驗(yàn)漸漸熟悉了fpga的設(shè)計(jì)流程和設(shè)計(jì)方法，并相應(yīng)的熟悉了