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實驗報告課程名稱：FPGA設(shè)計及應(yīng)用實驗項目：一位二進制全加器實驗時間：2013年4月1日實驗班級：xxxx總份數(shù)：1份指導(dǎo)教師：李豪彥電子與信息學(xué)院工業(yè)中心實驗室二〇一三年四月一日

廣東技術(shù)師范學(xué)院實驗報告學(xué)院：電子與信息學(xué)院專業(yè)：電子信息工程班級：xxxxx成績：姓名：xxxxx學(xué)號：xxxxxxxx組別：組員：實驗地點：工業(yè)中心實驗日期：2013年4月1日指導(dǎo)教師簽名：預(yù)習(xí)情況操作情況考勤情況數(shù)據(jù)處理情況實驗一項目名稱：一位二進制全加器一、全加器的VHDL語言：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;（定義元件庫）ENTITYvf_adderISPORT(ain,bin,cin:INBIT;cout,sum:OUTBIT);ENDENTITYvf_adder;（實體說明：全加器有三個輸入端，兩個輸出端）ARCHITECTUREoneOFvf_adderISSIGNALd,e,f:BIT;BEGINd<=ainANDbin;e<=ainXNOR(NOTbin);f<=eANDcin;cout<=fORd;sum<=eXNOR(NOTcin);ENDARCHITECTUREone;（結(jié)構(gòu)體：根據(jù)邏輯公式得出兩個輸出端的值）二、進行全加器的編譯：通過將VHDL文件進行保存，與存為項目之后，即可進入編譯狀態(tài)。上圖為編譯成功的結(jié)果，當然在一開始編譯的過程中會出現(xiàn)一些比較常見的錯誤，比如文件還沒有被定義，此時我們應(yīng)該在工作欄中的文件中選擇該文件，如下圖的vf_adder點擊右鍵選擇setasTop_LevelEntity,再進行編譯就可以了。三、波形仿真：編譯成功后就可以進入波形仿真首先，要建立一個波形文件，如右圖所示：選中vectorWaveformFile,建立文件。其次，將所有的輸入輸出端拉進波形文件里面：然后，設(shè)置好三個輸入端的狀態(tài)，設(shè)定波形仿真的類型，這一個步驟很重要，如果沒有做的話，仿真出來的波形就不正確了，如下圖所示，選擇設(shè)置菜單,在設(shè)置菜單中，選中simulator將會彈出如下圖的窗口，選中Functional這一個選項，點擊OK即可進行仿真。先進行GenerateFunctionalSimulationNetlist,在進行波形仿真，即可得到下一頁的圖形。由上圖波形與全加器的真值表相對應(yīng)可得知這個全加器的VHDL語言的變成是正確的，能夠得到正確

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