fpga設(shè)計(jì)實(shí)戰(zhàn)：復(fù)位電路仿真設(shè)計(jì)

fpga設(shè)計(jì)實(shí)戰(zhàn)：復(fù)位電路仿真設(shè)計(jì)最近看advancedfpga以及fpga設(shè)計(jì)實(shí)戰(zhàn)演練中有講到復(fù)位電路的設(shè)計(jì)，才知道復(fù)位電路有這么多的門(mén)道，而不是簡(jiǎn)單的外界信號(hào)輸入系統(tǒng)復(fù)位。流程：1.異步復(fù)位：優(yōu)點(diǎn):⑴大多數(shù)DFF都有異步復(fù)位端口，因此采用異步復(fù)位可以節(jié)約資源。⑵設(shè)計(jì)相對(duì)簡(jiǎn)單。⑶異步復(fù)位信號(hào)識(shí)別方便，而且可以很方便地使用fpga的全局復(fù)位端口。缺點(diǎn)：⑴在復(fù)位信號(hào)釋放時(shí)容易出現(xiàn)問(wèn)題，亞穩(wěn)態(tài)。⑵復(fù)位信號(hào)容易受到毛刺的影響。這是由于時(shí)鐘抖動(dòng)或按鍵觸發(fā)時(shí)的硬件原因造成的。代碼：一個(gè)4bit的計(jì)數(shù)器。1always@(posedgeclkornegedgesys_rst_n)begin2if(~sys_rst_n)begin3count<=0;4end//if5elsebegin6count<=count+1'b1;7end//else8end//always仿真解析（下圖）：復(fù)位信號(hào)低電平時(shí)候，系統(tǒng)立刻進(jìn)入復(fù)位態(tài)；2.同步復(fù)位：優(yōu)點(diǎn)：⑴降低亞穩(wěn)態(tài)出現(xiàn)的概率。⑵使所設(shè)計(jì)的系統(tǒng)成為100%的同步時(shí)序電路，有利于時(shí)序分析，綜合出來(lái)的Fmax一般較高。⑶只有在時(shí)鐘有效沿才有效，可以濾除高于時(shí)鐘頻率的毛刺。缺點(diǎn)：⑴復(fù)位信號(hào)的有效時(shí)長(zhǎng)必須大于時(shí)鐘周期，才能真正被系統(tǒng)識(shí)別并完成復(fù)位任務(wù)。⑵大多數(shù)的Dff只有異步復(fù)位端口，會(huì)浪費(fèi)較多的邏輯資源。代碼：1always@(posedgeclk)begin2if(~sys_rst_n)begin3count<=0;4end//if5elsebegin6count<=count+1'b1;7end//else8end//always仿真解析（下圖）：時(shí)鐘上升沿如果復(fù)位信號(hào)為低電平，復(fù)位開(kāi)始，時(shí)鐘上升沿若復(fù)位信號(hào)為高電平，復(fù)位結(jié)束。3.異步復(fù)位同步釋放：（推薦使用）優(yōu)點(diǎn)：結(jié)合了同步復(fù)位與異步復(fù)位的優(yōu)點(diǎn)。缺點(diǎn)：容易受到噪聲與宰脈沖的干擾。如果可能，最好對(duì)輸入到fpga的異步復(fù)位信號(hào)先進(jìn)行濾波與去抖動(dòng)。代碼：1modulerstn_as(2//input;3inputwireclk,4inputwiresys_rst_n,5//output;6outputregrst_n7);8regrst_n_reg;9always@(posedgeclkornegedgesys_rst_n)begin10if(~sys_rst_n)begin11rst_n<=1'b0;12rst_n_reg<=1'b0;13end//if14elsebegin15rst_n_reg<=1'b1;16rst_n<=rst_n_reg;17end//else18end//always1920endmodulewirerst_n;rstn_asu1(.clk(clk),.sys_rst_n(sys_rst_n),.rst_n(rst_n));always@(posedgeclkornegedgerst_n)beginif(~rst_n)begincount<=0;end//ifelsebegincount<=count+1'b1;end//elseend//alw