計算機組成原理復(fù)習(xí)資料

《計算機組成原理》期末試卷1-同步控制是C由統(tǒng)一時序信號控制的方式2、 微程序控制器中，機器指令與微指令的關(guān)系是A一條機器指令由一段微指令編成的微程序來解析執(zhí)行3、 中斷向量地址是C中斷服務(wù)程序入口地址4、 下面描述的RISC機器基本概念中正確的句子是BRISC機器一定是流水CPU5、 操作控制器的功能是D從主存取出指令，完成指令操作碼譯碼，產(chǎn)生有關(guān)的操作控制信號。6、 下列說法中正確的是Dcache的功能全部由硬件實現(xiàn)。7、 在cache的地址映射中，若主存中任意一塊均可映射到cache內(nèi)的任意一塊的位置上，則這種方法稱為A全相聯(lián)映射（直接映射有直接字眼??組相連映射是前兩者的綜合.折中）8、 運算型指令的尋址與轉(zhuǎn)移型指令的尋址不同點在于A前者取操作數(shù)，后者決定程序轉(zhuǎn)移地址9、 下列說法中不正確的是（C）（注意正確選項）A每個程序的虛地址空間可以遠(yuǎn)大于實地址空間，也可以遠(yuǎn)小于實地址空間。B多級存儲體系由cache、主存和虛擬存儲器構(gòu)成。Ccache和虛擬存儲器這兩種存儲器管理策略都利用了程序的局部性原理。Dcache未命中時，CPU可直接訪問主存，而外存與CPU間沒有直接通路。10、 就微指令的編碼方式而言，若微操作命令的個數(shù)已確定，則B編碼表示法比直接表示法的微指令字長短。11?由編譯程序?qū)⒍鄺l指令組合成一條指令叫超長指令字技術(shù)（三個技術(shù)解決問題是提高并行性，超標(biāo)量技術(shù)可同時并發(fā)多條獨立指令,超流水線技術(shù)有好多流水線字眼）12.運算型指令的尋址和轉(zhuǎn)移型指令的尋址不同在于:前者取操作數(shù)后者去操作數(shù)地址二、填空題。1、根據(jù)操作數(shù)所在的位置，指出其尋址方式：操作數(shù)在寄存器中，為—寄存器—尋址：操作數(shù)地址在寄存器中，為—寄存器間接—尋址：操作數(shù)在指令中，為—立即—尋址：操作數(shù)的主存地址在指令中，為—直接—尋址：操作數(shù)的地址為某一寄存器的內(nèi)容與指令中的位移量之和，可以是—基址—尋址、—變址—尋址和—相對—尋址。2、主存與cache的地址映射有—直接映射—、—全相聯(lián)映射—、—組相聯(lián)映射—三種方式。其中—組相聯(lián)映射—方式，適度地兼顧了前二者的有點又盡量避免其缺點，它是直接映射和全相聯(lián)映射的一種折衷辦法。3、程序設(shè)計采用兩級微程序設(shè)計的方法，第一級微程序為垂直型微指令，并行功能不強，但有—嚴(yán)格的順序—結(jié)構(gòu)，有它確定后續(xù)微指令地址。第二級為微程序為水平型微指令，但它具有很強的并行操作能力。二、簡答題1、 什么是閃速存儲器？它有哪些特點？答：閃速存儲器是目前取代傳統(tǒng)的EPROM和EEPROM的主要非揮發(fā)性（永久性）的存儲器有以下幾種特點：（1） 具有較快的速度（70ns-200ns）o（2） 有節(jié)能的管理（AutoSleep和Standby），低功率和低工作電壓的功能。（3） 更新數(shù)據(jù)方便，不須清除即可更改數(shù)據(jù)。（4） 可由硬件或軟件來控制數(shù)據(jù)的保護。2、 按IEEE754標(biāo)準(zhǔn)，一個浮點數(shù)由哪幾個域組成？答：數(shù)的符號區(qū)，階碼區(qū)，尾數(shù)區(qū)3、 指令和數(shù)據(jù)均放在內(nèi)存，CPU如何從時間、空間上區(qū)分它們？答：在時間上，取指周期從內(nèi)存中取出的是指令，而執(zhí)行周期從內(nèi)存取出或往內(nèi)存中寫入的是數(shù)據(jù)；在空間上，從內(nèi)存中取出指令送控制器，而執(zhí)行周期從內(nèi)存從取的數(shù)據(jù)送運算器、往內(nèi)存寫入的數(shù)據(jù)也是來自于運算器。存儲速度由三個方法來衡量:存儲時間，存儲周期，存儲器帶寬?主存儲器的技術(shù)指標(biāo)：存儲容量?存儲時間，存儲周期，存儲器帶寬采用面向總線形式的優(yōu)點:簡化了硬件的設(shè)計，它代替了專門的10接口，簡化了系統(tǒng)結(jié)構(gòu)且系統(tǒng)擴充性好?系統(tǒng)設(shè)計更新性能簡單背第九章取值周期間指周期中短周期.可能根據(jù)圖寫步驟等四、應(yīng)用題（第一題參照書本例題P95下面…1、設(shè)CPU有16根地址線，8根數(shù)據(jù)線，并用MREQ（低電平有效）作訪存控制信號，用WR（低電平有效）作讀/寫控制?，F(xiàn)有1K*4、4K*8、8K*8等3種RAM存儲芯片：2K*8、4K*8、8K*8等3種ROM芯片及譯碼器74LS138（A、B、C為變量輸入，Yo—Y7為變量輸出，G1—G3為控制端）、個鐘門電路。請畫出CPU與存儲器的連線圖，并寫明設(shè)計連接的步驟。要求主存地址空間滿足：最小8k地址為系統(tǒng)程序區(qū)，與其相鄰的16k地址為用戶程序區(qū)，最大4K地址為系統(tǒng)程序工作區(qū)。答：1：確定總量且進行地址分配0000H IFFFH最小8K*8系統(tǒng)程序區(qū)2000H 5FFFH與系統(tǒng)程序相鄰的16K*8用戶程序區(qū)；F000H FFFFH為最大4K*8系統(tǒng)程序工作區(qū)；2：選擇存儲芯片:一個8K*8的ROM作系統(tǒng)程序區(qū)，2個8k*8的RAM用戶程序區(qū)，一個4K*8的RAM系統(tǒng)工作區(qū)3：分配CPU地址線（高、低地址分配，訪存控制信號產(chǎn)生）4：形成片選信號 其CPU與主存器的連接如圖

2現(xiàn)將16位全加器分成4個小組，每四位一組。小組內(nèi)的進位同時產(chǎn)生，組間采用串行進位，請畫出組內(nèi)并行進位鏈邏輯圖，并計算最高位產(chǎn)生進位的時間（設(shè)與或非門的級延時間為1.5ty,與非門級延時間為lty）。（答案不完整，圖在P285頁）Co=do+toC.|C(=dl+t|C0=d(+ttdo+tlt0C1C2=d2+t2Ct=d2+t2di+t2hdo+t2titoCjC5=d3+t3C2=d3+t3d2+t3t2d]+ do+t3t2tttgC!五、設(shè)計題1、已知cache/主存系統(tǒng)的訪問效率為85%,平均訪問時間為60ns,cache比主存快4倍，求主存存儲器周期是多少？cache命中率是多少？答：由e=t/t*100%e=85%求得t=51ns由題意可得主存存儲器周期為t51ns*4=204ns111—由公式ta=htc+（1-h）tm可求出cache命中率h=143/153=93.5%計算機字長32位，常規(guī)計算的存儲空間v=4M，若將存儲空間擴展至32M，請?zhí)岢鲆环N可能的方案。(可省略組成結(jié)構(gòu)圖)答：選用8片4Mx32位的存儲器、_個三輸入的片選譯碼器；步驟：