(全)國家開放大學 實驗2 組合邏輯電路的設計

國家開放大學實驗2組合邏輯電路的設計一、試驗目的1、掌握組合邏輯電路的設計方法。2、掌握組合邏輯電路的靜態(tài)測試方法。3、熟悉CPLD設計的過程，比較原理圖輸入和文本輸入的優(yōu)劣。二、實驗的硬件要求1、輸入：按鍵開關（常高）4個；撥碼開關4位。2、輸出:LED燈。3、主芯片:AlteraEPM7128SLC84-15O三、實驗內容1、設計一個四舍五入判別電路，其輸入為8421BCD碼，要求當輸入大于或等于5時，判別電路輸出為1,反之為002、設計四個開關控制一盞燈的邏輯電路，要求改變任意開關的狀態(tài)能夠引起燈亮滅狀態(tài)的改變。（即任一開關的合斷改變原來燈亮滅的狀態(tài)）3、設計一個優(yōu)先排隊電路，其框圖如下：排隊順序：A=1最懸）優(yōu)先級B=1次高優(yōu)先級C=1最低優(yōu)先級要求輸出端最多只能有一端為〃]〃，即只能是優(yōu)先級較高的輸入端所對應的輸出端為"1"。四、實驗連線1、四位撥碼開關連D3、D2、Dl、DO信號對應的管腳。OUT輸出信號管腳接LED燈。2、四位按鍵開關分別連KI、K2、K3、K4信號對應的管腳。OUT輸出信號管腳接LED燈。3、A、B、C信號對應管腳分別連三個按鍵開關。輸出A_OutsB_OutsC_Out信號對應的管腳分別連三個LED燈。(具體管腳參數由底層管腳編輯決定)五、參考原理圖1、①原理圖,如圖2-1所示：②VHDL硬件描述語言輸入：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_signed.all;entitybcd_pjqisport(din:inintegerrange15downto0;dout:outstdjogic);end;architectureaofbcd_pjqisbeginpl:processbeginifdin<5thendout<='0';elsedout<='l';endif;endprocesspl;end;2、①原理圖,如圖2-2所示:②VHDL硬件描述語言輸入:libraryieee;useieee.std_logic_1164.all;entityled_controlisport(k0,kl,k2,k3:instdjogic;y:outstdjogic);end;architectureoneofled_controlissignaldz:stdjogic_vector(3downto0);begindz<=k3&k2&kl&kO;pl:process(dz)begincasedziswhen”0000"=>y<='0';when"0001"=>y<=,l';when"0011"=>y<=,01;when"0010"=>y<=,l';when"0110"=>y<='0';when"0111"=>7<='1';when"0101"=>y<=,0,;when"0100"=>y<=,l';when"1100"=>y<=,0,;when"1101"=>y<='l';when,,llll"=>y<='0';when"1110"=>7<='1';when"1010"=>y<='0';when"1011"=>y<='l';when"1001"=>y<=,0';when"1000"=>y<=,l';whenothers=>y<=X;endcase;endprocesspl;endone;3、①原理圖，如圖2-3所示：②VHDL硬件描述語言輸入：libraryieee;useieee.std_logic_1164.all;entityqueue_priorisport(azb,c:instd_logic;aout,bout,cout:outstdjogic);architectureoneofqueue_priorisbeginpl:processbeginifa='l'thenaout<='l';bout<='0';cout<='0';elsifb='l'thenaout<='0';bout<='l';cout<='0';elsifc='l'thenaout<=<0';bout<='0';cout<='l';elseaout<='0';bout<='0';