一種多級式結(jié)構(gòu)的malabsimulink仿真模型

一種多級式結(jié)構(gòu)的malabsimulink仿真模型

模數(shù)轉(zhuǎn)換器廣泛應(yīng)用于儀表、通信、信號檢測、處理、圖像處理、多媒體成像和其他領(lǐng)域。將現(xiàn)實社會中的模擬量轉(zhuǎn)換為易于處理的數(shù)字?jǐn)?shù)量，幾乎可以看到與模擬信號相關(guān)的電子產(chǎn)品的影子。不同領(lǐng)域?qū)δ?shù)轉(zhuǎn)換器的要求也不同,因此模數(shù)轉(zhuǎn)換器的結(jié)構(gòu)也相應(yīng)不同。流水線結(jié)構(gòu)由兩步結(jié)構(gòu)演化而來,由m級flashADC構(gòu)成。每級包含采樣保持、子ADC、子DAC、減法器、余量放大器等,從高位到低位依次算出數(shù)字轉(zhuǎn)換碼。由于每級都有采樣保持電路,各級可以同時工作,大大提高了轉(zhuǎn)換速度。采用RSD(RedundantSignedDigit)、平均技術(shù)、校準(zhǔn)技術(shù)等可以獲得較高的精度。目前常用的結(jié)構(gòu)有9級每級2bit的結(jié)構(gòu),4級每級4bit的結(jié)構(gòu)等。然而,由于9級每級2bit的結(jié)構(gòu)的各級的精度比較低,受級間轉(zhuǎn)換誤差(增益誤差、子ADC誤差、子DAC誤差)的影響比較比較大。如果采用每級高精度的結(jié)構(gòu)則需要較大的功耗。例如每級4bit的結(jié)構(gòu),每一級需要15個比較器。本文針對以上的矛盾設(shè)計了一種新的結(jié)構(gòu),在這種結(jié)構(gòu)中第一級采用了3bit的結(jié)構(gòu),其它的7級則采用每級2bit的結(jié)構(gòu)。由于首級具有3bit的精度,對級間誤差可以達到較好的抑制,而相對于9級每級2bit的結(jié)構(gòu)只是多了3個比較器在功耗上也相對較低。1皮艇模型的構(gòu)建1.1動態(tài)關(guān)于圖像顯示結(jié)構(gòu)ADC的每一級都采用2bit是一種常見的結(jié)構(gòu),這種結(jié)構(gòu)有兩個主要的優(yōu)點:①每一級的放大器都具有很寬的帶寬,大的反饋系數(shù)通?？梢詼p少建立時間(較小的時間常數(shù)),這就意味著每一級都可以有較快的速度;②由于數(shù)字糾錯系統(tǒng)可以減小比較器所需的偏移量,這種結(jié)構(gòu)在比較器中不需要預(yù)放(preamplifier),因而這種結(jié)構(gòu)具有較小的功耗。但是,這種結(jié)構(gòu)的一個主要的缺點就是需要較多的級數(shù),這就使這種結(jié)構(gòu)對級間的匹配要求比較高。這種結(jié)構(gòu)需要額外的校正電路,從而產(chǎn)生了更多的死區(qū)。對于每級具有多位(大于2bit)的結(jié)構(gòu),系統(tǒng)的整體精度及級間轉(zhuǎn)換誤差的抑制能力都有所提高,它具有以下幾個優(yōu)點:①對放大器的增益和建立時間沒有十分嚴(yán)格地要求,增益誤差對這種結(jié)構(gòu)的精度的影響相對較低,這就意味著可以利用較低功耗結(jié)構(gòu)的放大器來實現(xiàn)此結(jié)構(gòu);②由于KT/C噪聲較低,電容匹配誤差相對較小,這種方法可以有效地減小電容的大小,也就使功耗進一步降低;③輸入?yún)⒖荚肼晫p小,這是由于從下一級反饋的噪聲將會被高增益的放大器所隔離,對本級的影響會大大減少;盡管如此,這種方法也有明顯的不足。首先,由于每級的位數(shù)的增加使每級內(nèi)部的放大器的反饋系數(shù)減小,從而具有較大的時間常數(shù)。其次,當(dāng)某一級的位數(shù)超過4bit,在比較器中就需要加上預(yù)放,而預(yù)放的加入會使整個ADC的功耗增加。最后,每級多位的結(jié)構(gòu)將會增加比較器的數(shù)量。這會增加寄生的電容,放大器也必須去驅(qū)動這些寄生電容負(fù)載,這就會增加了整體的功耗。1.2單元結(jié)構(gòu)及參數(shù)化設(shè)計基于以上的理論本文對提出的首級3bit共8級的結(jié)構(gòu)進行建模。利用的工具是MATLAB/Simulink。Simulink軟件包的特色在于:①實現(xiàn)可視化建模。在Windows視窗下,用戶通過簡單的鼠標(biāo)抓取操作就可以建立直觀的系統(tǒng)模型,并進行仿真。②實現(xiàn)了多工作環(huán)境間文件互用和數(shù)據(jù)交換,具有方便、直觀和靈活的優(yōu)點,因此Simulink軟件包是對PipelineADC進行建模的強有力工具。3bit單元的輸入輸出關(guān)系如式(1)所示,其中vin為輸入信號,vout為輸出信號,vref為參考電平(在系統(tǒng)仿真中我們設(shè)參考電平的大小為1)。vout=?????????????????????????????????4?vin?3?vref(vin>58?vref)4?vin?2?vref(58?vref>vin>38vref)4?vin?1?vref(38?vref>vin>18vref)4?vin(18?vref>vin>?18?vref)4?vin+1?vref(?18?vref>vin>?38vref)4?vin?2?vref(?38?vref>vin>?58vref)4?vin+3?vref(?58?vref>vin)(1)vout={4?vin-3?vref(vin>58?vref)4?vin-2?vref(58?vref>vin>38vref)4?vin-1?vref(38?vref>vin>18vref)4?vin(18?vref>vin>-18?vref)4?vin+1?vref(-18?vref>vin>-38vref)4?vin-2?vref(-38?vref>vin>-58vref)4?vin+3?vref(-58?vref>vin)(1)根據(jù)上式我們可以得到3bit單元整體的結(jié)構(gòu)如圖1所示。整個結(jié)構(gòu)包括一個零階保持單元,一個3bit的子ADC單元(圖2),一個3bit的DAC單元(圖3),一個4倍增益的信號放大器以及一個求和單元。本單元輸出了的殘差信號送往下一級,三位數(shù)字信號送往數(shù)字糾錯單元。以下來構(gòu)建系統(tǒng)的模型,這種結(jié)構(gòu)的PipelineADC除了包括8級的數(shù)字轉(zhuǎn)換單元外還包括數(shù)字糾錯單元,數(shù)字糾錯技術(shù)是流水線ADC常采用的技術(shù)。由于比較器存在失調(diào),可能導(dǎo)致某級流水線的模擬輸出超出輸入的量程范圍,因此會導(dǎo)致失碼,通過降低余量放大器的增益,即Gain<2,能夠使模擬輸出仍然在量程范圍內(nèi),提高對失調(diào)的冗余度。根據(jù)以上原理搭建的系統(tǒng)模型如圖4所示。2子adc誤差、子調(diào)誤差流水線結(jié)構(gòu)中系統(tǒng)級最主要的誤差來源就是級間轉(zhuǎn)換誤差,包括增益誤差、子ADC誤差、子DAC誤差等。以下我們對9級每位2bit結(jié)構(gòu)10bit的ADC,改進后8級首級3bit結(jié)構(gòu)的10bitADC以及4bit首級結(jié)構(gòu)的ADC級間轉(zhuǎn)換誤差進行比較。2.1不同次級增益濾波器的失碼率對比當(dāng)余量放大器的實際增益與理想增益不等時,就會出現(xiàn)增益誤差。在輸入端加入一個F(x)=x的斜變信號,頻率為50kHz,然后分別把模型中的余量增益放大器的增益提高15%,可以得到3種結(jié)構(gòu)的輸出結(jié)果以及理想情況下的輸出結(jié)果。從圖5中可以看出隨著首級位數(shù)的增加輸出的結(jié)果越來越接近理想的結(jié)果,這也說明了失碼率逐漸的減小。這是由于首級的位數(shù)的提高使數(shù)字輸出的高位的抗干擾程度增加了,因此整個系統(tǒng)的精度也提高了。2.2兩個比較配合的錯誤子ADC誤差主要指的是比較器的誤差,主要來自比較電平的偏移、比較器自身的一些失調(diào)以及對兩個比較接近的信號做出的錯誤判斷等。測試的時候在輸入端加入一個F(x)=x∈(-1,1)的斜變信號,采樣的頻率為50kHz,然后把比較器的比較電平增加0.03V,由于數(shù)字糾錯單元的存在,整個系統(tǒng)的數(shù)字輸出并沒有出現(xiàn)失碼的現(xiàn)象和圖5的理想情況下的結(jié)果相同。2.3基準(zhǔn)源下的轉(zhuǎn)換子DAC的誤差主要是由于基準(zhǔn)電源的不穩(wěn)定,以及開關(guān)的延遲等造成其輸出模擬電平的偏移。輸入端加入一個F(x)=x∈(-1,1)的斜變信號,采樣的頻率為50kHz,接著把子DAC中的每個基準(zhǔn)源的電壓都增加0.1V,可以得到3種結(jié)構(gòu)的數(shù)字輸出。從圖6可以看出隨著首級位數(shù)的增大曲線逐漸向左平移,從與x軸的交點可以看出3bit首級的起點位于4bit結(jié)構(gòu)和2bit結(jié)構(gòu)的中間,在起點的失碼情況位于二者之間,但是由于位數(shù)越高基準(zhǔn)源所需的精度也越高,所以在相同的基準(zhǔn)源下轉(zhuǎn)換過程中3bit會產(chǎn)生相對較多的失碼。在設(shè)計過程中首級位數(shù)較多的結(jié)構(gòu)需要要求嚴(yán)格的基準(zhǔn)源。2.4fft分析后輸出的信號在輸入端加入一個頻率為10MHz幅度為0.9V的正弦信號,采樣頻率為40MHz,采樣1024個點并把信號輸入到pipelineADC模塊,并把輸出的數(shù)字信號進行FFT分析,可以得出信號的時域和頻域曲線(圖7)以及系統(tǒng)的動態(tài)參數(shù):SNR=60.6,SNDR=60.58,SFDR=82.177。經(jīng)過式(2)的計算可以得到此系統(tǒng)的等效位數(shù)為9.78位。N=(SNR-1.76)/6.02(2)3帶矯正電路的面板設(shè)計在集成電路的設(shè)計中,版圖的設(shè)計的好壞對整個芯片的實現(xiàn)的會產(chǎn)生很大的影響,所以在系統(tǒng)的設(shè)計中應(yīng)該考慮到版圖設(shè)計。在設(shè)計原理中已經(jīng)提到,由于每級2bit結(jié)構(gòu)的模型級數(shù)比較多,使得在版圖設(shè)計的過程中,對級間匹配的要求相對于多位結(jié)構(gòu)要高很多。對于上述問題我們可以采用“可行性對稱”的版圖布局方式以及添加矯正電路的方法來解決。在每級3bit以及4bit結(jié)構(gòu)中,與2bit結(jié)構(gòu)相比需要更多更精確的比較電平,但是基準(zhǔn)源存在的誤差以及導(dǎo)線的電阻會使比較電平偏移從而引起ADC的誤差。在子ADC的實現(xiàn)中可以采用開關(guān)電容比較器來減小這種誤差,這種比較器利用電容來存儲差分電壓,通過時鐘的變化控制控制電容電荷的轉(zhuǎn)移以實現(xiàn)信號的差分比較。為了減小電容相對匹配誤差對整個電路精度的影響,在版圖布局時,盡量采用一維