一位全加器-可編程邏輯器件VHDL實驗報告

1.一位全加器實驗報告實驗?zāi)康囊髮W(xué)習(xí)計數(shù)器的設(shè)計、仿真和硬件測試，進(jìn)一步熟悉VHDL設(shè)計技術(shù)。設(shè)計程序獨立完成全加器的仿真。全加器由兩個半加器組合而成，原理類似。半加器不考慮低位進(jìn)位，但有高位進(jìn)位；全加器要考慮低位的進(jìn)位且該進(jìn)位和求和的二進(jìn)制相加，可能獲得更高的進(jìn)位。設(shè)計方法與原理圖圖1是一個一位二進(jìn)制全加器電路圖，由圖1所示，由兩個半加器和一個或門構(gòu)成一個一位二進(jìn)制全加器；ain,bin為全加器的輸入端，cin為全加器的低位進(jìn)位，sum是全加器的全加和，cout是全加器的全加進(jìn)位端；從而實現(xiàn)一位二進(jìn)制全加器。（圖1）一位二進(jìn)制全加器原理圖實驗內(nèi)容按照教材上的步驟，在maxplusII上進(jìn)行編輯、編譯、綜合、適配、仿真。說明例中各語句的作用，詳細(xì)描述示例的功能特點，給出其所有信號的時序仿真波形。四、源程序libraryieee;useieee.std_logic_1164.all;entityfull_adderisport(a,b,cin:instd_logic;cout,sum:outstd_logic);endentityfull_adder;architecturefd1offull_adderiscomponenth_adderport(a,b:instd_logic;co,so:outstd_logic);endcomponent;componentor2aport(a,b:instd_logic;c:outstd_logic);endcomponent;signald,e,f:std_logic;beginu1:h_adderportmap(a=>ain,b=>bin,co=>d,so=>e);u2:h_adderportmap(a=>e,b=>cin,co=>f,so=>sum);u3:or2aportmap(a=>d,b=>f,c=>cout);endfd1;五過程性截圖六、仿真結(jié)果（圖2）一位二進(jìn)制全加器仿真結(jié)果七、分析結(jié)果與總結(jié)由圖2，本實驗的目標(biāo)已達(dá)成，及通過編寫VHDL語言實現(xiàn)一個一位二進(jìn)制全加器。通過圖2可知，對輸入量a,b,cin三者來說可以通過b的頻率為cin的兩倍，a的頻率為b的兩倍來實現(xiàn)輸入信號。而輸出波形則完全符合真值表的理論值，即s的輸出為m(1,2,4,7)，cout的輸出為m(3,5,6,7)。由于本實驗是給定源代碼，也就是說本次實驗只是一個簡單的驗證實驗，只是讓我們熟悉maxplusII的操作環(huán)境與這個軟件的使用方法。在實驗中，還出現(xiàn)過這樣的問題：輸出波形出現(xiàn)很多毛刺，比對輸入也有延遲。后來知道這只是因為maxplusII原本就是按照元