硬件工程師面試基礎(chǔ)知識(shí)

面試25題系列第一輯(zz)1什么是Setup和Holdup時(shí)間？建立時(shí)間(SetupTime)和保持時(shí)間(Holdtime)。建立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。見圖1。如果不滿足建立和保持時(shí)間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會(huì)出現(xiàn)metastability的情況。如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過建立和保持時(shí)間，那么超過量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。圖1建立時(shí)間和保持時(shí)間示意圖2什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？在組合邏輯中，由于門的輸入信號(hào)通路中經(jīng)過了不同的延時(shí)，導(dǎo)致到達(dá)該門的時(shí)間不一致叫競(jìng)爭(zhēng)。產(chǎn)生毛刺叫冒險(xiǎn)。如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。3用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路？Verilog描述：moduledivide2(clk,clk_o,reset);inputclk,reset;outputclk_o;wirein;regout;always@(posedgeclkorposedgereset)if(reset)out<=0;elseout<=in;assignin=~out;assignclk_o=out;endmodule圖形描述：什么是"線與"邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？線與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。在硬件上，要用oc門來實(shí)現(xiàn)，由于不用oc門可能使灌電流過大，而燒壞邏輯門。同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。什么是同步邏輯和異步邏輯？同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒有固定的因果關(guān)系。請(qǐng)畫出微機(jī)接口電路中，典型的輸入設(shè)備與微機(jī)接口邏輯示意圖(數(shù)據(jù)接口、控制接口、所存器/緩沖器)。7你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？12，5，3.3TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V?？删幊踢壿嬈骷诂F(xiàn)代電子設(shè)計(jì)中越來越重要，請(qǐng)問：你所知道的可編程邏輯器件有哪些？PAL，PLD，CPLD，F(xiàn)PGA。試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。moduledff8(clk,reset,d,q);inputclk;inputreset;input[7:0]d;output[7:0]q;reg[7:0]q;always@(posedgeclkorposedgereset)if(reset)q<=0;elseq<=d;endmodule10設(shè)想你將設(shè)計(jì)完成一個(gè)電子電路方案。請(qǐng)簡(jiǎn)述用EDA軟件(如PROTEL)進(jìn)行設(shè)計(jì)(包括原理圖和PCB圖)到調(diào)試出樣機(jī)的整個(gè)過程。在各環(huán)節(jié)應(yīng)注意哪些問題？電源的穩(wěn)定上，電容的選取上，以及布局的大小。用邏輯門和cmos電路實(shí)現(xiàn)ab+cd用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或給了reg的setup,hold時(shí)間，求中間組合邏輯的delay范圍。Delay<period-setup-hold如何解決亞穩(wěn)態(tài)亞穩(wěn)態(tài)是指觸發(fā)器無法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí)，既無法預(yù)測(cè)該單元的輸出電平，也無法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平上。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出一些中間級(jí)電平，或者可能處于振蕩狀態(tài)，并且這種無用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。用verilog/vhdl寫一個(gè)fifo控制器包括空，滿，半滿信號(hào)。用verilog/vddl檢測(cè)stream中的特定字符串分狀態(tài)用狀態(tài)機(jī)寫。用mos管搭出一個(gè)二輸入與非門。集成電路前段設(shè)計(jì)流程，寫出相關(guān)的工具。名詞IRQ,BIOS,USB,VHDL,SDRIRQ: InterruptReQuestBIOS:BasicInputOutputSystemUSB:UniversalSerialBusVHDL:VHICHardwareDescriptionLanguageSDR:SingleDataRateunix命令cp-r,rm,uname21用波形表示D觸發(fā)器的功能22寫異步D觸發(fā)器的verilogmodulemoduledff8(clk,reset,d,q);input clk;input reset;inputd;outputq;regq;always@(posedgeclkorposedgereset)if(reset)q<=0;elseq<=d;endmoduleWhatisPCChipset?芯片組(Chipset)是主板的核心組成部分，按照在主板上的排列位置的不同，通常分為北橋芯片和南橋芯片。北橋芯片提供對(duì)CPU的類型和主頻、內(nèi)存的類型和最大容量、ISA/PCI/AGP插槽、ECC糾錯(cuò)等支持。南橋芯片則提供對(duì)KBC(鍵盤控制器)、RTC(實(shí)時(shí)時(shí)鐘控制器)、USB(通用串行總線)、UltraDMA/33(66)EIDE數(shù)據(jù)傳輸方式和ACPI(高級(jí)能源管理)等的支持。其中北橋芯片起著主導(dǎo)性的作用，也稱為主橋(HostBridge)。除了最通用的南北橋結(jié)構(gòu)外，目前芯片組正向更高級(jí)的加速集線架構(gòu)發(fā)展，Intel的8xx系列芯片組就是這類芯片組的代表，它將一些子系統(tǒng)如IDE接口、音效、MODEM和USB直接接入主芯片，能夠提供比PCI總線寬一倍的帶寬，達(dá)到了266MB/s。用傳輸門和反向器搭一個(gè)邊沿觸發(fā)器畫狀態(tài)機(jī)，接受1，2，5分錢的賣報(bào)機(jī)，每份報(bào)紙5分錢今天去參加筆試,題目1:如果有一個(gè)硬件系統(tǒng)需要你來設(shè)計(jì),你會(huì)如何考慮?題目2:設(shè)計(jì)硬件系統(tǒng)的時(shí)候如何考慮電路的穩(wěn)定性?我答了幾句話,面試管說合格的電子工程師應(yīng)該很清楚如何回答,一條...說說自己一點(diǎn)粗淺的認(rèn)識(shí)：對(duì)題目1：首先考慮功能1。 分析系統(tǒng)的設(shè)計(jì)需求，復(fù)雜的系統(tǒng)可以通過matlab建模等方法分析系統(tǒng)的關(guān)鍵性能參數(shù)2。 查閱資料參考已有設(shè)計(jì)，將自己需要設(shè)計(jì)的目標(biāo)系統(tǒng)的性能指標(biāo)與參考設(shè)計(jì)相比較，多參考能實(shí)現(xiàn)系統(tǒng)功能而且又比較普遍采用的方案來開展自己的設(shè)計(jì)。3。 系統(tǒng)功能模塊的劃分和實(shí)現(xiàn)方式的確定。一般的設(shè)計(jì)思路按照信號(hào)的處理流程來劃分，先將射頻前端模擬部分和數(shù)字電路部分分開。如果數(shù)字信號(hào)處理的流程較為復(fù)雜需要再一次對(duì)數(shù)字部分進(jìn)行劃分。劃分的依據(jù)首先是實(shí)時(shí)性。實(shí)時(shí)性強(qiáng)的部分需要選擇嵌入式的處理器如arm，powerpc等來實(shí)現(xiàn)。實(shí)時(shí)性弱的部分可以考慮將數(shù)據(jù)導(dǎo)入計(jì)算機(jī)進(jìn)行處理(可以降低成本)。其次的依據(jù)是對(duì)數(shù)據(jù)的處理速度、延遲和算法復(fù)雜程度，如果數(shù)據(jù)的處理速度較低，延遲可以較大，算法較為簡(jiǎn)單的話可以考慮采用單片機(jī)來實(shí)現(xiàn)。如果處理速度較高，延遲較小，算法復(fù)雜程度較高的話可以考慮采用dsp器件來實(shí)現(xiàn)。如果處理速度很高，延遲很小，算法較為復(fù)雜，那么可以考慮采用FPGA或者專用的asic來實(shí)現(xiàn)。4。 其次考慮性能和成本在3的基礎(chǔ)上，將電路板的制作費(fèi)用，購(gòu)買芯片的費(fèi)用、需要投入的人力物力，產(chǎn)品的研發(fā)時(shí)間和調(diào)試時(shí)間、產(chǎn)品的功耗和穩(wěn)定性等等綜合考慮，充分權(quán)衡性能和成本，適當(dāng)調(diào)整步驟3的分配。。作出合理的工程計(jì)劃，協(xié)調(diào)小組成員合作完成系統(tǒng)的設(shè)計(jì)和研發(fā)。硬件工程師基礎(chǔ)知識(shí)(zz)硬件工程師基礎(chǔ)知識(shí)目的：基于實(shí)際經(jīng)驗(yàn)與實(shí)際項(xiàng)目詳細(xì)理解并掌握成為合格的硬件工程師的最基本知識(shí)。；基本設(shè)計(jì)規(guī)范；CPU基本知識(shí)、架構(gòu)、性能及選型指導(dǎo)；MOTOROLA公司的PowerPC系列基本知識(shí)、性能詳解及選型指導(dǎo)；網(wǎng)絡(luò)處理器(INTEL、MOTOROLA、IBM)的基本知識(shí)、架構(gòu)、性能及選型；常用總線的基本知識(shí)、性能詳解；各種存儲(chǔ)器的詳細(xì)性能介紹、設(shè)計(jì)要點(diǎn)及選型；Datacom、Telecom領(lǐng)域常用物理層接口芯片基本知識(shí)，性能、設(shè)計(jì)要點(diǎn)及選型；常用器件選型要點(diǎn)與精華；FPGA、CPLD、EPLD的詳細(xì)性能介紹、設(shè)計(jì)要點(diǎn)及選型指導(dǎo)；VHDL和Verilog；HDL介紹；網(wǎng)絡(luò)基礎(chǔ)；國(guó)內(nèi)大型通信設(shè)備公司硬件研究開發(fā)流程；二．最流行的EDA工具指導(dǎo)熟練掌握并使用業(yè)界最新、最流行的專業(yè)設(shè)計(jì)工具；Innoveda公司的ViewDraw，PowerPCB，Cam350；CADENCE公司的OrCad，；Allegro，Spectra；Altera公司的MAX+PLUS；II；學(xué)習(xí)熟練使用VIEWDRAW、ORCAD、POWERPCB、SPECCTRA、ALLEGRO、CAM350、MAX+PLUS；II、ISE、FOUNDATION等工具；；XILINX公司的FOUNDATION、ISE一．；硬件總體設(shè)計(jì)掌握硬件總體設(shè)計(jì)所必須具備的硬件設(shè)計(jì)經(jīng)驗(yàn)與設(shè)計(jì)思路；產(chǎn)品需求分析；開發(fā)可行性分析；系統(tǒng)方案調(diào)研；總體架構(gòu)，CPU選型，總線類型；數(shù)據(jù)通信與電信領(lǐng)域主流CPU：M68k系列，PowerPC860，PowerPC8240，8260體系結(jié)構(gòu)，性能及對(duì)比；；總體硬件結(jié)構(gòu)設(shè)計(jì)及應(yīng)注意的問題；；通信接口類型選擇；任務(wù)分解；最小系統(tǒng)設(shè)計(jì)；；PCI總線知識(shí)與規(guī)范；；如何在總體設(shè)計(jì)階段避免出現(xiàn)致命性錯(cuò)誤；；如何合理地進(jìn)行任務(wù)分解以達(dá)到事半功倍的效果?；項(xiàng)目案例：中、低端路由器等二．；硬件原理圖設(shè)計(jì)技術(shù)；目的：通過具體的項(xiàng)目案例，詳細(xì)進(jìn)行原理圖設(shè)計(jì)全部經(jīng)驗(yàn)，設(shè)計(jì)要點(diǎn)與精髓揭密。；電信與數(shù)據(jù)通信領(lǐng)域主流CPU(M68k，PowerPC860，8240，8260等)的原理設(shè)計(jì)經(jīng)驗(yàn)與精華；Intel公司PC主板的原理圖設(shè)計(jì)精髓；網(wǎng)絡(luò)處理器的原理設(shè)計(jì)經(jīng)驗(yàn)與精華；；總線結(jié)構(gòu)原理設(shè)計(jì)經(jīng)驗(yàn)與精華；；內(nèi)存系統(tǒng)原理設(shè)計(jì)經(jīng)驗(yàn)與精華；；數(shù)據(jù)通信與電信領(lǐng)域通用物理層接口的原理設(shè)計(jì)經(jīng)驗(yàn)與精華；；；電信與數(shù)據(jù)通信設(shè)備常用的WATCHDOG的原理設(shè)計(jì)經(jīng)驗(yàn)與精華；；電信與數(shù)據(jù)通信設(shè)備系統(tǒng)帶電插拔原理設(shè)計(jì)經(jīng)驗(yàn)與精華；；晶振與時(shí)鐘系統(tǒng)原理設(shè)計(jì)經(jīng)驗(yàn)與精華；；PCI總線的原理圖設(shè)計(jì)經(jīng)驗(yàn)與精華；；項(xiàng)目案例：中、低端路由器等三?硬件PCB圖設(shè)計(jì)目的：通過具體的項(xiàng)目案例，進(jìn)行PCB設(shè)計(jì)全部經(jīng)驗(yàn)揭密，使你迅速成長(zhǎng)為優(yōu)秀的硬件工程師；高速CPU板PCB設(shè)計(jì)經(jīng)驗(yàn)與精華；；普通PCB的設(shè)計(jì)要點(diǎn)與精華；MOTOROLA公司的PowerPC系列的PCB設(shè)計(jì)精華；Intel公司PC主板的PCB設(shè)計(jì)精華；PC主板、工控機(jī)主板、電信設(shè)備用主板的PCB設(shè)計(jì)經(jīng)驗(yàn)精華；；國(guó)內(nèi)著名通信公司PCB設(shè)計(jì)規(guī)范與工作流程；；PCB設(shè)計(jì)中生產(chǎn)、加工工藝的相關(guān)要求；；高速PCB設(shè)計(jì)中的傳輸線問題；；電信與數(shù)據(jù)通信領(lǐng)域主流CPU(PowerPC系列)的PCB設(shè)計(jì)經(jīng)驗(yàn)與精華；;電信與數(shù)據(jù)通信領(lǐng)域通用物理層接口(百兆、千兆以太網(wǎng)，ATM等)的PCB設(shè)計(jì)經(jīng)驗(yàn)與精華；；網(wǎng)絡(luò)處理器的PCB設(shè)計(jì)經(jīng)驗(yàn)與精華；；PCB步線的拓?fù)浣Y(jié)構(gòu)極其重要性；；PCI步線的PCB設(shè)計(jì)經(jīng)驗(yàn)與精華；；SDRAM、DDR；SDRAM(125/133MHz)的PCB設(shè)計(jì)經(jīng)驗(yàn)與精華；；項(xiàng)目案例：中端路由器PCB設(shè)計(jì)四?硬件調(diào)試目的：以具體的項(xiàng)目案例，傳授硬件調(diào)試、測(cè)試經(jīng)驗(yàn)與要點(diǎn)；硬件調(diào)試等同于黑箱調(diào)試，如何快速分析、解決問題？；大量調(diào)試經(jīng)驗(yàn)的傳授；；如何加速硬件調(diào)試過程；如何迅速解決硬件調(diào)試問題；DATACOM終端設(shè)備的CE測(cè)試要求五．軟硬件聯(lián)合調(diào)試；1） ；如何判別是軟件的錯(cuò)？2） ；如何與軟件進(jìn)行聯(lián)合調(diào)試？3） ；大量的聯(lián)合調(diào)試經(jīng)驗(yàn)的傳授；目的：明確職業(yè)發(fā)展的方向與定位，真正理解大企業(yè)對(duì)人才的要求，明確個(gè)人在職業(yè)技能方面努力的方向1） ；職業(yè)生涯咨詢與指導(dǎo)2） ；如何成為優(yōu)秀的硬件開發(fā)工程師并獲取高薪與高職？3） ；硬件工程師的困境與出路4） ；優(yōu)秀的硬件工程師的標(biāo)準(zhǔn)華為海思半導(dǎo)體筆試題（ZZ）1。集成電路設(shè)計(jì)前端流程及工具。2。 FPGA和ASIC的概念，他們的區(qū)別3。 LATCH和DFF的概念和區(qū)別4。 用DFF實(shí)現(xiàn)二分頻。5。 用VERILOG或VHDL寫一段代碼，實(shí)現(xiàn)消除一個(gè)glitch6。 給一個(gè)表達(dá)式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門實(shí)現(xiàn)（實(shí)際上就是化簡(jiǎn)）7。 用VERILOG或VHDL寫一段代碼，實(shí)現(xiàn)10進(jìn)制計(jì)數(shù)器。8。 給出一個(gè)門級(jí)的圖，又給了各個(gè)門的傳輸延時(shí)，問關(guān)鍵路徑是什么，還問給出輸入，使得輸出依賴于關(guān)鍵路徑。9。 A,B,C,D,E進(jìn)行投票，多數(shù)服從少數(shù)，輸出是F（也就是如果A,B,C,D,E中1的個(gè)數(shù)比0多，那么F輸出為1，否則F為0），用與非門實(shí)現(xiàn)，輸入數(shù)目沒有限制。答案：1、系統(tǒng)的設(shè)計(jì)一般可以分為：1）設(shè)計(jì)輸入：原理圖輸入或者文本。2）設(shè)計(jì)處理：綜合與優(yōu)化、映射、布局和布線、生成編程文件。3）模擬仿真：包括前仿真（功能仿真）和后仿真（時(shí)序仿真，在布線之后）以及實(shí)驗(yàn)驗(yàn)證。4）下載編程。工具有：Synoppsys處于領(lǐng)先地位。Synplify是在美國(guó)加州開發(fā)的第3方EDA工具。ispDesignEXPERT.Panda2000,maxplusII其他的答案希望大家跟貼添加啊smallfox系列筆試題2(上海的一家IC設(shè)計(jì)公司2005.10.21筆試題)(zz)setup與holdtimemetastability現(xiàn)象競(jìng)爭(zhēng)與冒險(xiǎn)一個(gè)實(shí)例判斷然后就是用狀態(tài)機(jī)和VerilogHDL實(shí)現(xiàn)一個(gè)檢測(cè)010011(類似這樣一串?dāng)?shù))，并寫驗(yàn)證模塊；問下面兩段verilog有什么區(qū)別a)if(aflag)beginout1<=a;out2<=b;endelsebeginout1<=c;out2<=d;endfout<=out1+out2;b)if(aflag)fout<=a+b;elsefout<c+d;最后一題是判斷一個(gè)4bit加法器的結(jié)果是否為0的題目。要和加法器同時(shí)得出判斷結(jié)果，也就是不能在得到加法結(jié)果后再對(duì)結(jié)果進(jìn)行判斷。兩路組關(guān)聯(lián)的Cach