eda技術(shù)實(shí)用教程-veriloghdl答案

eda技術(shù)實(shí)用教程-veriloghdl答案【篇一：eda技術(shù)與vhdl程序開發(fā)基礎(chǔ)教程課后答案】eda的英文全稱是electronicdesignautomation2.eda系統(tǒng)設(shè)計(jì)自動化eda階段三個發(fā)展階段3.eda技術(shù)的應(yīng)用可概括為4.目前比較流行的主流廠家的eda軟件有、5.常用的設(shè)計(jì)輸入方式有原理圖輸入、文本輸入、狀態(tài)機(jī)輸入6.常用的硬件描述語言有7.邏輯綜合后生成的網(wǎng)表文件為edif8.布局布線主要完成9.10.常用的第三方eda工具軟件有synplify/synplifypro、leonardospectrum1.8.2選擇1.eda技術(shù)發(fā)展歷程的正確描述為（a）acad-cae-edabeda-cad-caeceda-cae-caddcae-cad-eda2.altera的第四代eda集成開發(fā)環(huán)境為（c）amodelsimbmux+plusiicquartusiidise3.下列eda工具中，支持狀態(tài)圖輸入方式的是（b）aquartusiibisecispdesignexpertdsyplifypro4.下列幾種仿真中考慮了物理模型參數(shù)的仿真是（a）a時序仿真b功能仿真c行為仿真d邏輯仿真5.下列描述eda工程設(shè)計(jì)流程正確的是（c）a輸入-綜合-布線-下載-仿真b布線-仿真-下載-輸入-綜合c輸入-綜合-布線-仿真-下載d輸入-仿真-綜合-布線-下載6.下列編程語言中不屬于硬件描述語言的是（d）avhdlbverilogcabeldphp1.8.3問答1.結(jié)合本章學(xué)習(xí)的知識，簡述什么是eda技術(shù)？談?wù)勛约簩da技術(shù)的認(rèn)識？答：eda（electronicdesignautomation）工程是現(xiàn)代電子信息工程領(lǐng)域中一門發(fā)展迅速的新技術(shù)。2.簡要介紹eda技術(shù)的發(fā)展歷程？答：現(xiàn)代eda技術(shù)是20世紀(jì)90年代初從計(jì)算機(jī)輔助設(shè)計(jì)、輔助制造和輔助測試等工程概念發(fā)展而來的。它的成熟主要經(jīng)歷了計(jì)算機(jī)輔助設(shè)計(jì)（cad，computeraideddesign）、計(jì)算機(jī)輔助工程設(shè)計(jì)（caed，computeraidedengineeringdesign）和電子設(shè)計(jì)自動化（eda，electronicsystemdesignautomation）三個階段。3.什么是soc？什么是sopc？答：soc（systemonchip，片上系統(tǒng)）sopc（systemonaprogrammablechip，片上可編程系統(tǒng))4.對目標(biāo)器件為cpld/fpga的vhdl設(shè)計(jì)，主要有幾個步驟？每步的作用和結(jié)果分別是什么？答：一個完整的eda工程通常要涉及到系統(tǒng)建模、邏輯綜合、故障測試、功能仿真、時序分析、形式驗(yàn)證等內(nèi)容。而對于設(shè)計(jì)工程師而言，系統(tǒng)建模中的器件模型有生產(chǎn)廠商給出，工程師只需要完成系統(tǒng)設(shè)計(jì)、邏輯綜合、布局布線、仿真驗(yàn)證和下載測試幾個步驟。5.簡述asic設(shè)計(jì)和cpld/fpga設(shè)計(jì)的區(qū)別？答：專用集成電路(asic)采用硬接線的固定模式，而現(xiàn)場可編程門陣列(fpga)則采用可配置芯片的方法，二者差別迥異。可編程器件是目前的新生力量，混合技術(shù)也將在未來發(fā)揮作用。6.闡述行為仿真、功能仿真和時序仿真的區(qū)別？答：行為仿真只考慮邏輯功能。功能仿真僅僅完成了對vhdl所描述電路的邏輯功能進(jìn)行測試模擬，以觀察其實(shí)現(xiàn)的功能是否滿足設(shè)計(jì)需求，因而仿真過程并不涉及任何具體器件的硬件特性。時序仿真則是比較接近真實(shí)器件運(yùn)行的仿真，在仿真過程中已經(jīng)對器件的物理模型參數(shù)做了恰當(dāng)?shù)目紤]，所以仿真精度要高得多。7.詳細(xì)描述eda設(shè)計(jì)的整個流程？答：系統(tǒng)規(guī)格制定（definespecification）設(shè)計(jì)描述（designdescription）功能驗(yàn)證（functionverification）邏輯電路合成（logicsynthesis）邏輯門層次的電路功能驗(yàn)證（gate-levelnetlistverification）配置與繞線（placeandrouting）繞線后的電路功能驗(yàn)證（postlayoutverification）8.為什么要進(jìn)行硬件電路的后仿真驗(yàn)證和測試？答：后仿真考慮了實(shí)際器件的模型參數(shù)，能夠更好的模擬實(shí)際電路工作狀態(tài)。測試是檢驗(yàn)設(shè)計(jì)合格的最直接的方式。2.8.1填空1.可編程邏輯器件的英文全稱是2.可編程邏輯器件技術(shù)經(jīng)歷了三個發(fā)展階段3.cpld個部分4.目前市場份額較大的生產(chǎn)可編程邏輯器件的公司有altera、xillinx、lattice5.根據(jù)器件應(yīng)用技術(shù)fpga6.快速通道/互聯(lián)通道包括行互連、列互聯(lián)、邏輯陣列塊、邏輯單元7.常用的的fpga配置方式為8.實(shí)際項(xiàng)目中，實(shí)現(xiàn)fpga的配置常常需要附加一片9.球狀封裝的英文縮寫為bga10.cpld/fpga2.8.2選擇1.在下列可編程邏輯器件中，不屬于高密度可編程邏輯器件的是（d）aepldbcpldcfpgadpal2.在下列可編程邏輯器件中，屬于易失性器件的是（d）aepldbcpldcfpgadpal3.下列邏輯部件中不屬于altera公司cpld的是（a）a通用邏輯塊（glb）b可編程連線陣列（pia）c輸入輸出控制（i/o）d邏輯陣列塊（lab）4.下列邏輯部件中不屬于lattice公司cpld的是（d）a通用邏輯塊（glb）b全局布線區(qū)（grp）c輸出布線區(qū)（orp）d邏輯陣列塊（lab）5.下列fpga中不屬于xilinx公司產(chǎn)品的是（d）axc4000bvirtexcspartandcyclong6.下列fpga中不屬于alter公司產(chǎn)品的是（b）aflex10kbvirtexcstratixdcyclone7.下列配置方式不屬于fpga配置模式的是（d）a主動串行配置模式b被動串行配置模式c主動并行配置模式d被動從屬配置模式8.下列因素中通常不屬于cpld/fpga選型條件的是（d）a邏輯資源b功耗和封裝c價格和速度d產(chǎn)地2.8.3問答1.結(jié)合本章學(xué)習(xí)的知識，簡述cpld的基本結(jié)構(gòu)？答：雖然cpld種類繁多、特點(diǎn)各異，共同之處總結(jié)起來可以概括為三個部分：●可編程邏輯陣列塊；●輸入/輸出塊；●互聯(lián)資源；其中，可編程邏輯陣列塊類似于一個低密度的pal/gal，包括乘積項(xiàng)的與陣列、乘積項(xiàng)分配和邏輯宏單元等。乘積項(xiàng)與陣列定義了每個宏單元乘積項(xiàng)的數(shù)量和每個邏輯塊乘積項(xiàng)的最大容量，能有效的實(shí)現(xiàn)各種邏輯功能。2.結(jié)合本章學(xué)習(xí)的知識，簡述fpga的基本結(jié)構(gòu)？答：基于sram編程的fpga以xilinx的邏輯單元陣列（lca，logiccellarray）為例，基本結(jié)構(gòu)如圖2-20所示。模塊圖2-20fpga的基本機(jī)構(gòu)反熔絲技術(shù)fpga器件的邏輯結(jié)構(gòu)采用基于多路選擇器的基本邏輯單元，配置數(shù)據(jù)放在反熔絲開關(guān)矩陣中，通過編程使部分反熔絲介質(zhì)擊穿，導(dǎo)通開關(guān)從而實(shí)現(xiàn)器件的編程。如圖2-21所示互聯(lián)資源邏輯陣列圖2-21反熔絲技術(shù)的fpga結(jié)構(gòu)3.基于sram編程的fpga有哪些特征？優(yōu)缺點(diǎn)？答：fpga器件的優(yōu)點(diǎn)：●可以反復(fù)編程，對于一般規(guī)模的器件，上電幾十毫秒就可以完成配置數(shù)據(jù)的加載；●開發(fā)設(shè)計(jì)不需要專門的編程器；●與cmos工藝的存儲器兼容，價格較低；fpga器件的缺點(diǎn)：●由于器件掉電后sram容易丟失配置數(shù)據(jù)，因而常常在fpga外部添加一個制度春初期prom或eprom來保存這些配置數(shù)據(jù)，從而給配置數(shù)據(jù)的保密帶來了困難；●器件內(nèi)部可編程連線和邏輯定義通過大量的傳輸門開關(guān)實(shí)現(xiàn)，從而導(dǎo)致電阻變大，傳遞信號的速度收到影響，限制工作頻率；4.簡述max7000器件的結(jié)構(gòu)及特點(diǎn)？答：【篇二：eda技術(shù)課程大綱】開課對象：電子信息工程/電子信息科學(xué)與技術(shù)/電子科學(xué)與技術(shù)/集成電路設(shè)計(jì)專業(yè)本科學(xué)生課程類別：學(xué)院定必修一、課程的任務(wù)和目的本課程是電類專業(yè)的專業(yè)基礎(chǔ)課，要求學(xué)生通過本課程的學(xué)習(xí)和實(shí)驗(yàn)，初步掌握常用eda工具的使用方法、fpga的開發(fā)技術(shù)以及vhdl語言的編程方法。能比較熟練地使用quartusii等常用eda軟件對fpga和cpld作一些簡單電路系統(tǒng)的設(shè)計(jì)，同時能較好地使用vhdl語言設(shè)計(jì)簡單的邏輯電路和邏輯系統(tǒng)，學(xué)會行為仿真、時序仿真和硬件測試技術(shù)，為現(xiàn)代eda工程技術(shù)的進(jìn)一步學(xué)習(xí)，asic器件設(shè)計(jì)以及超大規(guī)模集成電路設(shè)計(jì)奠定基礎(chǔ)。作為一門專業(yè)基礎(chǔ)課，除了為現(xiàn)代電子線路課程，軟件無線電課程奠定理論和實(shí)踐方面的基礎(chǔ)外，還是其他一些課程的先修課，如微電子導(dǎo)論、現(xiàn)代asic設(shè)計(jì)、硬件描述語言仿真/綜合器設(shè)計(jì)、大規(guī)模集成電路設(shè)計(jì)等。二、課程內(nèi)容與基本要求（一）概論介紹現(xiàn)代eda技術(shù)，vhdl概況，介紹自頂向下的系統(tǒng)設(shè)計(jì)方法以及fpga和cpld的基本技術(shù)，要求對現(xiàn)代eda技術(shù)及實(shí)現(xiàn)工具的使用方法和發(fā)展情況有一初步了解。（二）eda設(shè)計(jì)流程及工具首先介紹基于eda軟件的fpga/cpld開發(fā)流程和asic設(shè)計(jì)流程，然后分別介紹與這些設(shè)計(jì)流程中各環(huán)節(jié)密切相關(guān)的eda工具軟件，最后簡述quartusii的基本情況和ip。（三）fpga/cpld結(jié)構(gòu)與應(yīng)用主要介紹幾類常用的大規(guī)?？删幊踢壿嬈骷慕Y(jié)構(gòu)和工作原理。對cpld的乘積項(xiàng)原理和fpga的查找表原理分別進(jìn)行剖析。最后介紹相關(guān)的編程下載和測試技術(shù)。（四）vhdl設(shè)計(jì)初步通過數(shù)個簡單、完整而典型的vhdl設(shè)計(jì)示例，使學(xué)生初步了解用vhdl表達(dá)和設(shè)計(jì)電路的方法，并對由此而引出的vhdl語言現(xiàn)象和語句規(guī)則能逐步趨向系統(tǒng)的了解。（五）quartusii應(yīng)用向?qū)ㄟ^實(shí)例，詳細(xì)介紹基于quartusii的vhdl文本輸入設(shè)計(jì)流程，包括設(shè)計(jì)輸入、綜合、適配、仿真測試和編程下載等方法，以及quartusii包含的一些有用的測試手段，最后介紹原理圖輸入設(shè)計(jì)方法。（六）vhdl設(shè)計(jì)進(jìn)階介紹一些新的實(shí)例及相關(guān)的vhdl語法知識，使學(xué)生進(jìn)一步了解vhdl語言現(xiàn)象和語句規(guī)則的特點(diǎn)，以及應(yīng)用vhdl表達(dá)與設(shè)計(jì)電路的方法。（七）宏功能模塊與ip應(yīng)用altera提供了可參數(shù)化的宏功能模塊和lpm函數(shù)，并基于altera器件的結(jié)構(gòu)做了優(yōu)化設(shè)計(jì)，使得設(shè)計(jì)的效率和可靠性得到了很大的提高?？梢愿鶕?jù)實(shí)際電路的設(shè)計(jì)需要，選擇lpm庫中的適當(dāng)模塊，并為其設(shè)定適當(dāng)?shù)膮?shù)，滿足設(shè)計(jì)的需要。本章通過一些示例介紹lpm宏功能模塊與ip核的使用方法。（八）狀態(tài)機(jī)設(shè)計(jì)介紹使用vhdl設(shè)計(jì)有限狀態(tài)機(jī)一般性程序結(jié)構(gòu)；介紹狀態(tài)機(jī)的實(shí)用程序設(shè)計(jì)、狀態(tài)編碼方法以及非法狀態(tài)排除技術(shù)。（九）vhdl程序結(jié)構(gòu)與規(guī)則介紹vhdl的基本程序結(jié)構(gòu)，包括實(shí)體、結(jié)構(gòu)體、進(jìn)程、庫和子程序等主要語句結(jié)構(gòu)，要求掌握vhdl可綜合程序設(shè)計(jì)的基本程序結(jié)構(gòu)。重點(diǎn)了解進(jìn)程語句結(jié)構(gòu)及其運(yùn)行特點(diǎn)。（十）vhdl語句與vhdl仿真簡要介紹vhdl編程的3種描述風(fēng)格；介紹vhdl仿真方法、目的和延時模型、簡介vhdl程序綜合概念與可綜合的要求，介紹時序電路和組合電路的設(shè)計(jì)要點(diǎn)和方法。（十一）設(shè)計(jì)優(yōu)化和時序分析分析資源優(yōu)化、速度優(yōu)化的常用方法，介紹quartusii中優(yōu)化設(shè)置與優(yōu)化設(shè)計(jì)方法、以及時序分析方法。（十二）實(shí)驗(yàn)由于本課程是一實(shí)踐性很強(qiáng)，且軟硬件設(shè)計(jì)密切結(jié)合的課程，所以安排了較多的實(shí)驗(yàn)內(nèi)容，實(shí)驗(yàn)總學(xué)時為21，除實(shí)驗(yàn)1為基礎(chǔ)實(shí)驗(yàn)，其余均為綜合、設(shè)計(jì)性實(shí)驗(yàn)。實(shí)驗(yàn)1：基于vhdl的簡單組合與時序電路設(shè)計(jì)4學(xué)時實(shí)驗(yàn)2：quartusii原理圖設(shè)計(jì)4學(xué)時實(shí)驗(yàn)3：7段數(shù)碼管顯示譯碼設(shè)計(jì)4學(xué)時實(shí)驗(yàn)4：數(shù)控分頻器設(shè)計(jì)4學(xué)時實(shí)驗(yàn)5：正弦波形信號發(fā)生器設(shè)計(jì)4學(xué)時實(shí)驗(yàn)6：8位十六機(jī)制頻率計(jì)設(shè)計(jì)4學(xué)時實(shí)驗(yàn)7：序列檢測器設(shè)計(jì)）4學(xué)時實(shí)驗(yàn)8：數(shù)據(jù)采集電路和簡易存儲示波器設(shè)計(jì)4學(xué)時實(shí)驗(yàn)9：比較器和d/a實(shí)現(xiàn)的d/a電路設(shè)計(jì)4學(xué)時實(shí)驗(yàn)10：樂曲硬件演奏電路設(shè)計(jì)4學(xué)時三、與各課程的聯(lián)系先修課程：c語言，脈沖與數(shù)字電路，電路分析，信號系統(tǒng)，高等數(shù)學(xué)，微機(jī)原理。四、對學(xué)生能力培養(yǎng)的要求通過對本課程的學(xué)習(xí)，學(xué)生能較好地掌握全新的硬件電子系統(tǒng)的設(shè)計(jì)技術(shù)，更深刻地了解計(jì)算機(jī)軟件語言與硬件語言實(shí)現(xiàn)的現(xiàn)代電子系統(tǒng)設(shè)計(jì)能力。通過理論學(xué)習(xí)與實(shí)踐設(shè)計(jì)鍛煉的緊密結(jié)合，提高理論與工程實(shí)際相結(jié)合的能力，為未來進(jìn)一步的學(xué)習(xí)和工作實(shí)踐奠定良好基礎(chǔ)。五、學(xué)時分配本課程總學(xué)時數(shù)為51，其中授課30學(xué)時，實(shí)驗(yàn)21學(xué)時，具體分配如下：（一）概論2學(xué)時（二）eda設(shè)計(jì)流程及工具2學(xué)時（三）fpga/cpld結(jié)構(gòu)與應(yīng)用2學(xué)時（四）vhdl設(shè)計(jì)初步4學(xué)時（五）quartusii應(yīng)用向?qū)?學(xué)時（六）vhdl設(shè)計(jì)進(jìn)階4學(xué)時（七）宏功能模塊與ip應(yīng)用2學(xué)時（八）狀態(tài)機(jī)設(shè)計(jì)2學(xué)時（九）vhdl程序結(jié)構(gòu)與規(guī)則2學(xué)時（十）vhdl語句與vhdl仿真1學(xué)時（十一）設(shè)計(jì)優(yōu)化和時序分析1學(xué)時（十二）實(shí)驗(yàn)實(shí)驗(yàn)1：基于vhdl的簡單組合與時序電路設(shè)計(jì)4學(xué)時實(shí)驗(yàn)2：quartusii原理圖設(shè)計(jì)4學(xué)時實(shí)驗(yàn)3：7段數(shù)碼管顯示譯碼設(shè)計(jì)4學(xué)時實(shí)驗(yàn)4：數(shù)控分頻器設(shè)計(jì)4學(xué)時實(shí)驗(yàn)5：正弦波形信號發(fā)生器設(shè)計(jì)4學(xué)時實(shí)驗(yàn)6：8位十六機(jī)制頻率計(jì)設(shè)計(jì)4學(xué)時實(shí)驗(yàn)7：序列檢測器設(shè)計(jì)）4學(xué)時實(shí)驗(yàn)8：數(shù)據(jù)采集電路和簡易存儲示波器設(shè)計(jì)4學(xué)時實(shí)驗(yàn)9：比較器和d/a實(shí)現(xiàn)的d/a電路設(shè)計(jì)4學(xué)時實(shí)驗(yàn)10：樂曲硬件演奏電路設(shè)計(jì)4學(xué)時六、教材與參考書教材：eda技術(shù)實(shí)用教程（第三版），潘松、黃繼業(yè)編著，科學(xué)出版社，2006。參考書：cpld/fpga的開發(fā)與應(yīng)用，徐志軍、徐光輝編著，電子工業(yè)出版社，2002；電子設(shè)計(jì)自動化（eda）教程，王鎖萍，電子科技大學(xué)出版社，2000；數(shù)字系統(tǒng)設(shè)計(jì)與pld應(yīng)用技術(shù)，蔣璇、臧春華編著，電子工業(yè)出版社，2001；sopc技術(shù)實(shí)用教程，潘松、黃繼業(yè)、曾毓編著，清華大學(xué)出版社，2005；數(shù)字系統(tǒng)設(shè)計(jì)與veriloghdl，王金明、楊吉斌編著，電子工業(yè)出版社，2002；alteradigitallibrary，alteracorporation，altera，2002；databook2001，xilinxinc.，xilinx，2001。黃河科技學(xué)院2010至2011學(xué)年第1學(xué)期學(xué)期授課計(jì)劃2010年9月8日【篇三：eda技術(shù)習(xí)題】前最流行的并成為ieee標(biāo)準(zhǔn)的硬件描述語言包括vhdl語言和veriloghdl語言。2.eda中文全稱是電子設(shè)計(jì)自動化。ip核在eda技術(shù)和開發(fā)中具有十分重要的地位，ip指的是知識產(chǎn)權(quán)核或知識產(chǎn)權(quán)模塊。3.將硬件描述語言轉(zhuǎn)化為硬件電路的重要工具軟件稱為hdl綜合器。p214.一般情況下，fpga是基于與或陣列的可編程邏輯結(jié)構(gòu)，cpld是基于查找表的可編程邏輯結(jié)構(gòu)。p285.eda仿真過程中主要涉及時序仿真和功能仿真。6.eda的優(yōu)化設(shè)計(jì)主要是進(jìn)行資源優(yōu)化和速度優(yōu)化，其中速度優(yōu)化主要有流水線設(shè)計(jì)、寄存器配平和關(guān)鍵路徑法等三種優(yōu)化方法。p3267.vhdl子程序有procedure、function兩類。p2308.eda的中文全稱為_電子設(shè)計(jì)自動化_______，hdl為_硬件描述語言___。9.基于eda軟件的fpga/cpld設(shè)計(jì)流程為：原理圖/hdl文本輸入→_功能仿真_→綜合→適配→_時序仿真__→編程下載→硬件測試。10.fpga中文全稱是_現(xiàn)場可編程門陣列_，cpld中文全稱是_復(fù)雜可編程邏輯器件_。其中___cpld__是基于乘積項(xiàng)的可編程邏輯結(jié)構(gòu)，_fpga__是基于查找表的可編程邏輯結(jié)構(gòu)。p2811.vhdl語言按照執(zhí)行順序的不同可以分為_順序語句_和并行語句_語句。12.在仿真延時中，y=xafter20ns中的20ns指的是__固有______延時,y=transportxafter20ns中的20ns指的是__傳輸__延時。p15113.資源優(yōu)化主要有__資源共享_、_邏輯優(yōu)化__和_串行化__等三種優(yōu)化方式。p326二、問答題1．與傳統(tǒng)電子設(shè)計(jì)方法相比，eda采什么設(shè)計(jì)方法？比較這兩種設(shè)計(jì)方法的區(qū)別？答：eda采用自頂向下的設(shè)計(jì)方法手工設(shè)計(jì)方法缺點(diǎn)：1)設(shè)計(jì)、調(diào)試十分困難。2)查找和修改十分不便。3)大量文檔，不易管理。4)可移植性差。5)只有在設(shè)計(jì)出樣機(jī)或生產(chǎn)出芯片后才能進(jìn)行實(shí)測。eda技術(shù)有很大不同：1)采用硬件描述語言作為設(shè)計(jì)輸入。2)庫(library)的引入。3)設(shè)計(jì)文檔的管理。4)強(qiáng)大的系統(tǒng)建模、電路仿真功能。5)具有自主知識產(chǎn)權(quán)。6)標(biāo)準(zhǔn)化、規(guī)范化及ip核的可利用性。7)自頂向下設(shè)計(jì)方案。8)自動設(shè)計(jì)、仿真和測試技術(shù)。9)對設(shè)計(jì)者的硬件知識、經(jīng)驗(yàn)要求低。10)高速性能好（與以cpu為主的電路系統(tǒng)相比）。11)純硬件系統(tǒng)的高可靠性。.2．簡述eda設(shè)計(jì)流程。答：設(shè)計(jì)輸入綜合適配仿真下載硬件測試3．根據(jù)編程方式的不同，pld器件可以分為哪幾類？熔絲型器件；反熔絲型器件；eprom型；eeprom型；sram型；flash型。4．什么是重載？重載函數(shù)有何用處？答：同樣名稱的函數(shù)可以用不同的數(shù)據(jù)類型作為此函數(shù)的參數(shù)定義多次，以此定義的函數(shù)稱為重載函數(shù)；5．vhdl語言按照執(zhí)行順序的不同可以分為哪兩類基本語句？并且各舉一例說明。答：順序語句和并行語句1.什么是自頂向下的設(shè)計(jì)方法？與傳統(tǒng)電子設(shè)計(jì)方法相比有什么優(yōu)點(diǎn)？答：自頂向下就是在整個設(shè)計(jì)流程中各個設(shè)計(jì)流程逐步求精的過程，即是從高抽象級別到低抽象級別的整個設(shè)計(jì)周期。優(yōu)點(diǎn)：在整個設(shè)計(jì)過程中不必太注意目標(biāo)器件的設(shè)計(jì)細(xì)節(jié)。2.在fpga設(shè)計(jì)過程中，綜合的含義是什么？主要有哪幾種類型的綜合？答：綜合：將用行為和功能層次表達(dá)的電子系統(tǒng)轉(zhuǎn)換成為低層次的便于具體實(shí)現(xiàn)的模塊組合裝配的過程。有語言綜合、行為綜合、邏輯綜合、結(jié)構(gòu)綜合3.eda技術(shù)最終實(shí)現(xiàn)目標(biāo)的asic可以通過哪三種途徑完成？答：門陣法標(biāo)準(zhǔn)單元法可編輯邏輯器件控制法4.簡述信號與變量的主要區(qū)別。（3分）1答：p1305.在vhdl設(shè)計(jì)中，給觸發(fā)器復(fù)位有哪兩種方法？如果時鐘進(jìn)程中用了敏感信號表，哪種復(fù)位方式必須要把復(fù)位信號放在敏感信號表中？（3分）答：同步復(fù)位異步復(fù)位。異步復(fù)位6．利用fpga構(gòu)成數(shù)字系統(tǒng)時為什么需要配備一個prom或eeprom?（2分）三、vhdl程序填空：（10分，每空1分）下面程序是一個具有加法和減法功能的16位計(jì)數(shù)器vhdl描述，試補(bǔ)充完整。空1ieee;（library）use空2.std_logic_1164.all;(ieee)useieee.空3.all;(std_logic_unsigned)空4cnt_add_subis(entity)port(clk:instd_logic;rst:instd_logic;enable:instd_logic;add_sub:instd_logic;q:outstd_logic_vector(15downto0));endcnt_add_sub;architecturecnt_add_subof空5is(cnt_add_sub)空6q_tmp:std_logic_vector(15downto0);(signal)begin空7(clk,rst)(process)begin空8rst=1thenq_tmp=(others=0);(if)elsif空9andclk=1then（clk’event）ifenable=1thenifadd_sub=1thenq_tmp=q_tmp+1;q_tmp=q_tmp-1;else空10;(endif)endif;endif;endprocess;q=q_tmp;endcnt_add_sub;下面程序是一位全加器的vhdl描述，試補(bǔ)充完整。--半加器描述空1ieee;(library)useieee.std_logic_1164.all;entity空2is(h_adder)空3(a,b:instd_logic;co,so:outstd_logic);endentityh_adder;architecture空4ofh_adderis(fh1)beginso=not(axor(notb));co=aandb;endarchitecturefh1;--一位全加器頂層設(shè)計(jì)描述??entityf_adderisport(ain，bin，cin:空5std_logic;(in)cout，sum:outstd_logic);endentityf_adder;architecturefd1off_adderis空6h_adderis(component)port(a，b:instd_logic;co，so:outstd_logic);endcomponent；空7d，e，f:std_logic;(signal)beginu1:空8portmap(a=ain，b=bin，co=d，so=e);(h_adder)u2:h_adderportmap(a=空9，b=cin，co=f，so=sum);(e)cout=d空10f;(or)endarchitecturefd1;在程序中存在5處錯誤，試找出錯誤，寫出錯誤原因，并寫出正確語句。第1行－libraryieee;第2行－useieee.std_logic_1164.all;第3行－useieee.std_logic_unsigned.all;第4行－entitydecoder38is第5行－port(q0:outstd_logic_vector(7downto0);第6行－q1:instd_logic_vector(2downto0);第7行－en:instd_logic);第8行－endentitydecoder38;第9行－architecturecode1ofdecoderis(decoder38)第10行－begin第11行－process()(process(q1))第12行－signaltemp:std_logic_vector(7downto0);(variable)第13行－begin第14行－ifen=1thentemp:=zzzzzzzz;(port)第15行－else第16行－caseq1is第17行－when000=temp:=00000001;第18行－when001=temp:=00000010;第19行－when010=temp:=00000100;第20行－when011=temp:=00001000;第21行－when100=temp:=00010000;第22行－when101=temp:=00100000;第23行－when110=temp:=01000000;第24行－when111=temp:=10000000;第25行－endif;第27行－endprocess;第28行－endarchitecturecode1;四、vhdl程序改錯：（10分）在程序中存在5處錯誤，試找出錯誤，寫出錯誤原因，并寫出正確語句。第1行－libraryieee;第2行－useieee.std_logic_1164.all;第3行－entitymux4is第4行－第5行－port(s0,s1,a,b,c,d:instd_logic;y:outstd_logic;);（刪去；）(前插入endcase)第26行－q1=temp;(q0