電子科技大學(xué)23春“電子信息工程”《EDA技術(shù)》考試高頻考點參考題庫帶答案

長風(fēng)破浪會有時，直掛云帆濟(jì)滄海。電子科技大學(xué)23春“電子信息工程”《EDA技術(shù)》考試高頻考點參考題庫帶答案（圖片大小可自由調(diào)整）第I卷一.綜合考核(共15題)1.AlteraFLEX10K系列器件中的EAB大小為()位。A.256B.512C.1024D.20482.不符合進(jìn)程語句啟動條件的是()。A.if語句B.wait語句C.敏感信號量D.wait語句或敏感信號量3.在VHDL中，為了使已聲明的數(shù)據(jù)類型、子程序、元件能被其他設(shè)計實體調(diào)用或共享，可以把他們匯集在()中。A.設(shè)計實體B.子程序C.結(jié)構(gòu)體D.程序庫4.提供用VHDL等硬件描述語言描述的功能塊，但不涉及實現(xiàn)該功能塊的具體電路的IP核為()。A.核B.核C.核D.不是5.在VHDL語言中，下列對時鐘邊沿檢測描述中，錯誤的是()。A.ifclk’eventandclk=‘1’thenB.iffalling_edge(clk)thenC.ifclk’eventandclk=‘0’thenD.ifclk’stableandnotclk=‘1’then6.下列關(guān)于元件例化語句的說法正確的是()。A.位置關(guān)聯(lián)方式與順序有關(guān)，名稱關(guān)聯(lián)方式與順序有關(guān)B.位置關(guān)聯(lián)方式與順序有關(guān)，名稱關(guān)聯(lián)方式與順序無關(guān)C.位置關(guān)聯(lián)方式與順序無關(guān)，名稱關(guān)聯(lián)方式與順序有關(guān)D.位置關(guān)聯(lián)方式與順序無關(guān)，名稱關(guān)聯(lián)方式與順序無關(guān)7.在元件例化語句中，用()符號實現(xiàn)名稱映射，將例化元件端口聲明語句中的信號與PORTMAP中的信號名關(guān)聯(lián)起來。A.=B.：=C.D.=>8.進(jìn)程中的信號賦值語句，其信號更新是()。A.按順序完成B.比變量更快完成C.在進(jìn)程的最后完成D.以上都不對9.下列關(guān)于變量的說法正確的是()。A.變量是一個局部量，它只能在進(jìn)程和子程序中使用B.變量的賦值不是立即發(fā)生的C.在進(jìn)程的敏感信號表中，既可以使用信號，也可以使用變量D.變量賦值的一般表達(dá)式為目標(biāo)變量名表達(dá)式10.在結(jié)構(gòu)體說明中的幾種結(jié)構(gòu)體功能描述語句為()語句。A.順序執(zhí)行B.并行執(zhí)行C.順序/并行執(zhí)行D.循環(huán)執(zhí)行11.1987標(biāo)準(zhǔn)的VHDL語言對大小寫是()。A.敏感的B.只能用小寫C.只能用大寫D.不敏感12.EDA的設(shè)計驗證包括功能仿真、()和器件測試三個過程。A.形式仿真B.時序仿真C.數(shù)值仿真D.行為仿真13.CPLD內(nèi)部含有多個邏輯單元塊，每個邏輯單元塊相當(dāng)于一個()。A.PALB.GALC.FPGAD.EPROM14.請在下例的語句中選擇所需的符號____。signala,b,c：std_logic;c____a+bafter10ns;A.:=B.C.==D.=15.現(xiàn)場可編程門陣列的英文簡稱是()。A.FPGAB.PLAC.PALD.PLD第II卷一.綜合考核(共15題)1.不符合1992VHDL標(biāo)準(zhǔn)的標(biāo)識符是()。A.a1b1B.a_2_3C.a123D.on2.在VHDL中，45_234_287屬于()文字。A.整數(shù)B.以數(shù)制基數(shù)表示的C.實數(shù)D.物理量3.VHDL的字符是以()括起來的數(shù)字、字母和符號。A.單引號B.雙引號C.括號D.方括號4.在verilog語言中，a=4b’1011，那么^a=()。A.4b’1011B.4b’1111C.1b’1D.1b’05.時間尺度定義為timescale10ns/100ps，選擇正確答案()。A.時間精度10nsB.時間單位100psC.時間精度100psD.時間精度不確定6.符合1988VHDL標(biāo)準(zhǔn)的標(biāo)識符是()。A.a_2_3B.a_2C.2_2_aD.2a7.常用的硬件描述語言有()。A.VHDL、Verilog、C語言B.ABEL、C++C.VHDL、Verilog、ABELD.匯編語言、ABEL、VHDL8.關(guān)于數(shù)組A的定義如下signalAbit_vector7downto0;那么，A“00110101”，A6downto5=()。A.00B.10C.01D.119.在EDA工具中，能將硬件描述語言轉(zhuǎn)換為硬件電路的重要工具軟件稱為()。A.仿真器B.綜合器C.適配器D.下載器10.VHDL語言共支持四種常用庫，其中()庫是用戶的VHDL設(shè)計現(xiàn)行工作庫。A.IEEEB.WORKC.VITALD.STD11.已知“a=1b1;b=3b001;”那么{a，b}=()。A.4b’0011B.3b’001C.4b’1001D.3b’10112.下列關(guān)于信號的說法不正確的是()。A.信號相當(dāng)于器件內(nèi)部的一個數(shù)據(jù)暫存節(jié)點。B.信號的端口模式不必定義，它的數(shù)據(jù)既可以流進(jìn)，也可以流出。C.在同一進(jìn)程中，對一個信號多次賦值，其結(jié)果只有第一次賦值起作用。D.信號在整個結(jié)構(gòu)體內(nèi)的任何地方都能適用。13.以下工具中屬于FPGA/CPLD開發(fā)工具的專用綜合器的是()。A.ModelSimB.LeonardoSpectrumC.ActiveHDLD.QuartusII14.下面對利用原理圖輸入設(shè)計方法進(jìn)行數(shù)字電路系統(tǒng)設(shè)計，哪一種說法是正確的()。A.原理圖輸入設(shè)計方法直觀便捷，很適合完成較大規(guī)模的電路系統(tǒng)設(shè)計B.原理圖輸入設(shè)計方法一般是一種自底向上的設(shè)計方法C.原理圖輸入設(shè)計方法無法對電路進(jìn)行功能描述D.原理圖輸入設(shè)計方法不適合進(jìn)行層次化設(shè)計15.在以下四種語言中屬于硬件描述語言的是()。A.DelphiB.VBC.VHDLD.VC第I卷參考答案一.綜合考核1.參考答案：D2.參考答案：A3.參考答案：D4.參考答案：A5.參考答案：D6.參考答案：B7.參考答案：D8.參考答案：C9.參考答案：A10.參考答案：A11.參考答案：D12.參考答案：B13.參考答案：B14.參考答案：B15.參考答案：A第II卷參考