第七章存儲器

存儲器概述

半導(dǎo)體存儲器

存儲器與CPU的連接

存儲器的工作原理本章內(nèi)容

了解存儲器的工作原理和外部特性

掌握微機中存儲系統(tǒng)的結(jié)構(gòu)

學會利用現(xiàn)有的存儲器芯片構(gòu)成所需內(nèi)存系統(tǒng)。學習目的7.1

存儲器概述

存儲器是計算機系統(tǒng)中具有記憶功能的部件，它是由大量的記憶單元(或稱基本的存儲電路)組成的,用來存放用二進制數(shù)表示的程序和數(shù)據(jù)。記憶單元是一種能表示二進制“

0”和“1”的狀態(tài)并具有記憶功能的物理器件，如電容、雙穩(wěn)態(tài)電路等。一個記憶單元能夠存儲二進制的一位。由若干記憶單元組成一個存儲單元、一個存儲單元能存儲一個字，字有4位、8位、16位等稱之為字長，字長為8時，稱一個字節(jié)。實際上存儲系統(tǒng)是快慢搭配，具有層次結(jié)構(gòu)的，如圖7.1所示。速度快容量小速度慢容量大寄存器內(nèi)部Cache外部Cache主存儲器輔助存儲器大容量輔助存儲器圖7.1微機存儲系統(tǒng)的層次結(jié)構(gòu)CPU存儲器系統(tǒng)層次結(jié)構(gòu)的組成原則

從以上的層次結(jié)構(gòu)中可見：每位價格從上往下依次減??；

存儲容量從上往下依次增加；

存取速度從上往下依次減慢；CPU訪問頻率從上往下依次減少；存儲器操作：

讀操作，非破壞性。

寫操作，破壞性。存儲器的職能：

信息交換中心。

數(shù)據(jù)倉庫。一、存儲器分類1.內(nèi)存儲器(內(nèi)存或主存)

功能：存儲當前運行所需的程序和數(shù)據(jù)。

特點：CPU可以直接訪問并與其交換信息，容量小，存取速度快。2.外存儲器(外存)

功能：存儲當前不參加運行的程序和數(shù)據(jù)。

特點：CPU不能直接訪問，配備專門設(shè)備才能進行交換信息，容量大，存取速度慢。目前，存儲器使用的存儲介質(zhì)有半導(dǎo)體器件，磁性材料，光盤等。一般把半導(dǎo)體存儲器芯片作為內(nèi)存。由于半導(dǎo)體存儲器具有存取速度快、集成度高、體積小、功耗低、應(yīng)用方便等優(yōu)點，在此我們只討論半導(dǎo)體存儲器。半導(dǎo)體存儲器靜態(tài)隨機SRAM動態(tài)隨機DRAM一次性編程PROM可擦除EPROM紫外光擦除UREPROM電擦除EEPROM讀寫存儲器RAM只讀存儲器ROM雙極型MOS掩膜ROM可編程ROM

圖7.2半導(dǎo)體存儲器分類二、半導(dǎo)體存儲器的組成

半導(dǎo)體存儲器由地址寄存器，譯碼電路、存儲體、讀/寫控制電路、數(shù)據(jù)寄存器、控制邏輯等6個部分組成。

AB地址寄存器MAR地址譯碼器存儲體M讀寫驅(qū)動器數(shù)據(jù)寄存器MDRDB……控制邏輯啟動片選讀/寫圖7.3存儲器的基本組成1.存儲體

基本存儲電路是組成存儲器的基礎(chǔ)和核心，它用于存放一位二進制信息“0”或“1”。若干記憶單元（或稱基本存儲電路）組成一個存儲單元，一個存儲單元一般存儲一個字節(jié)，即存放8位二進制信息，存儲體是存儲單元的集合體。

2.譯碼驅(qū)動電路

該電路實際上包含譯碼器和驅(qū)動器兩部分。譯碼器的功能是實現(xiàn)多選1，即對于某一個輸入的地址碼，N個輸出線上有唯一一個高電平（或低電平）與之對應(yīng)。

3.地址寄存器

用于存放CPU訪問存儲單元的地址，經(jīng)譯碼驅(qū)動后指向相應(yīng)的存儲單元。

7.讀/寫電路

包括讀出放大器、寫入電路和讀/寫控制電路，用以完成對被選中單元中各位的讀出或?qū)懭氩僮鳌?/p>

5.數(shù)據(jù)寄存器

用于暫時存放從存儲單元讀出的數(shù)據(jù)，或從CPU或I/O端口送出的要寫入存儲器的數(shù)據(jù)。

6.控制邏輯

接收來自CPU的啟動、片選、讀/寫及清除命令，經(jīng)控制電路綜合和處理后，產(chǎn)生一組時序信號來控制存儲器的讀/寫操作。

三、半導(dǎo)體存儲器芯片的主要技術(shù)指標1.存儲容量（存放二進制信息的總位數(shù)）存儲容量=存儲單元個數(shù)×每個存儲單元的位數(shù)常用單位：MB、GB、TB其中：1kB=210B1M=210kB=220B1GB=210MB=230B1TB=210GB=240B2.存取時間存取時間又稱存儲器訪問時間。指啟動一次存儲器操作到完成該操作所需的時間tA。3.存取周期存取周期是連續(xù)啟動兩次獨立的存儲器操作所需的最小的時間間隔TC，一般TC≥tA。4.可靠性可靠性指存儲器對電磁場及溫度等變化的抗干擾能力。5.其他指標體積、重量、功耗(包括維持功耗和操作功耗)。7.2隨機存取存儲器RAM一、靜態(tài)隨機存儲器SRAM圖7.4為6個MOS管組成的雙穩(wěn)態(tài)電路。

圖7.4六管靜態(tài)RAM基本存儲電路Y地址譯碼VccV7I/OV8I/OV3V4V5V2V6AV1BDiDiX地址譯碼圖中V1V2是工作管，V3V4是負載管，V5V6是控制管，V7V8也是控制管，它們?yōu)橥涣芯€上的存儲單元共用。特點：(1)不需要刷新，簡化外圍電路。

(2)內(nèi)部管子較多，功耗大，集成度低。

典型的靜態(tài)RAM芯片

不同的靜態(tài)RAM的內(nèi)部結(jié)構(gòu)基本相同，只是在不同容量時其存儲體的矩陣排列結(jié)構(gòu)不同。典型的靜態(tài)RAM芯片如Intel6116（2K×8位），6264（8K×8位），62128（16K×8位）和62256（32K×8位）等。圖7.5為SRAM6264芯片的引腳圖，其容量為8K×8位，即共有8K（213）個單元，每單元8位。因此，共需地址線13條，即A12~A0；數(shù)據(jù)線8條即I/O8~I/O1、WE、OE、CE1、CE2的共同作用決定了SRAM6264的操作方式，如表7.1所示。

123456789101112131428272625242322212019181716156264NCA4A5A6

A7A8

A9A10A11A12I/O1I/O2I/O3GNDVCCWECE2A3A2A1OEA0CE1I/O8I/O7I/O6I/O5I/O4

表7.1

6264的操作方式I/O1~I/O8IN寫

0100IN寫

1100OUT讀

0101高阻輸出禁止1101高阻未選中×0××高阻未選中××1×I/O1~I/O8方式

WE

CE1CE2OE

圖7.5SRAM6264引腳圖DRAM的基本存儲電路(存儲單元)有單管和四管等結(jié)構(gòu)，這里僅介紹單管存儲單元的結(jié)構(gòu)及存儲原理。二、動態(tài)隨機存儲器DRAM刷新放大器數(shù)據(jù)I/O線T1CS行選擇信號圖7.6單管DRAM基本存儲元電路T2列選擇

信號圖7.6為單管動態(tài)RAM的基本存儲電路，由MOS晶體管和一個電容CS組成。

特點：(1)每次讀出后，內(nèi)容被破壞，要采取恢復(fù)措施，即需要刷新，外圍電路復(fù)雜。(2)集成度高，功耗低。

典型的動態(tài)RAM芯片

一種典型的DRAM如Intel2164。2164是64K×1位的DRAM芯片，片內(nèi)含有64K個存儲單元，所以，需要16位地址線尋址。為了減少地址線引腳數(shù)目，采用行和列兩部分地址線各8條，內(nèi)部設(shè)有行、列地址鎖存器。利用外接多路開關(guān)，先由行選通信號RAS選通8位行地址并鎖存。隨后由列選通信號CAS選通8位列地址并鎖存，16位地址可選中64K存儲單元中的任何一個單元。

圖7.7(a)Intel2164DRAM芯片引腳圖GNDDin

A7

A5

A4

A3

A6

Dout

VCCA0

A1

A2

NC2164116

89WERASCASA0~A7：地址輸入CAS：列地址選通RAS：行地址選通WE：寫允許Din：數(shù)據(jù)輸入Dout：數(shù)據(jù)輸出Vcc：電源GND：地

圖7.7(b)Intel2164DRAM內(nèi)部結(jié)構(gòu)框圖DoutWEDin

CASRASA7

…A1

A0

8位地址鎖存器128×128矩陣128個讀出放大器1/2列譯碼128個讀出放大器128×128矩陣128×128矩陣128個讀出放大器1/2列譯碼128個讀出放大器128×128矩陣4選1I/O門控輸出緩沖器行時鐘緩沖器列時鐘緩沖器寫允許時鐘緩沖器數(shù)據(jù)輸入緩沖器包含：(1)存儲體外圍電路

a.地址譯碼器

b.讀/寫控制及I/O電路

c.片選控制CS二、RAM的組成7.3

只讀存儲器(ROM)ROM主要由地址譯碼器、存儲矩陣、控制邏輯和輸出電路四部分組成（如圖7.8所示），與RAM不同之處是ROM在使用時只能讀出，不能隨機寫入。

輸出電路Y譯碼存儲矩陣X譯碼控制邏輯地址碼···D7D0它包含有 (1)地址譯碼器

(2)存儲矩陣

(3)控制邏輯

(4)輸出電路

圖7.8ROM組成框圖

典型的EPROM芯片

常用的典型EPROM芯片有：2716（2K×8）、2732（4K×8）、2764（8K×8）、27128（16K×8）、27256（32K×8）、27512（64K×8）等。

Intel-2764芯片是一塊8K×8bit的EPROM芯片，如圖所示：允許輸出和片選邏輯CEA0~A12

Y譯碼X譯碼輸出緩沖Y門8K8位

存儲矩陣…OE數(shù)據(jù)輸出...······2764結(jié)構(gòu)框圖VCCPGMNC

A8A9A11OEA10CE

D7D6D5D4D3

123456789101112131428272625242322212019181716152764VPPA12A7A6

A5A4

A3A2A1A0D0D1D2GND封裝及引腳2764封裝圖A0～A12地址輸入，213=8192=8KD0～D7雙向數(shù)據(jù)線VPP

編程電壓輸入端OE輸出允許信號CE片選信號PGM編程脈沖輸入端，讀數(shù)據(jù)

時，PGM=1操作方式讀輸出禁止備用(功率下降)編程禁止編程Intel編程校驗Intel標識符CEOEPGMA9VppVcc輸出LLHHLLLLLHXXHHLLHHXXLLHHXXXXXXXHVccVccVccVccVccVccVccVccVccVccVccVppVppVppVppVccDOUT高阻高阻高阻DINDINDOUT

編碼2764操作方式2764中第26腳為NC，若改為A13，則為27128芯片封裝圖，27128是一塊16K×8bit的EPROM芯片，其操作與2764相同。注意:7.4存儲器與CPU的接口技術(shù)數(shù)據(jù)總線控制總線CPU地址總線

存儲器圖7.9CPU與存儲器連接示意圖一、存儲器與CPU的連接(一)存儲器與CPU連接時應(yīng)注意問題1.CPU總線的負載能力。(1)直流負載能力一個TTL電平(2)電容負載能力100PF由于存儲器芯片是MOS器件，直流負載很小，它的輸入電容為5－10PF。所以a.小系統(tǒng)中，CPU與存儲器可直連，b.大系統(tǒng)常加驅(qū)動器,在8086系統(tǒng)中,常用8226、

8227總線收發(fā)器實現(xiàn)驅(qū)動。2.

CPU的時序和存儲器芯片存取速度的配合選擇存儲器芯片要盡可能滿足CPU取指令和讀寫存儲器的時序要求。一般選高速存儲器，避免需要在CPU有關(guān)時序中插入TW，降低CPU速度，增加WAIT信號產(chǎn)生電路。3.存儲器的地址分配和選片問題。(1)確定整機存儲容量。(2)整機存儲容量在整個存儲空間的位置。(3)選用存儲器芯片的類型和數(shù)量。(4)劃分RAM、ROM區(qū)，地址分配，畫出地址分配圖。一般指存儲器的WE、OE、CS等與CPU的RD、WR等相連，不同的存儲器和CPU連接時其使用的控制信號也不完全相同。4.控制信號的連接(二)片選信號的產(chǎn)生

單片的存儲器芯片的容量是有限的，整機的存儲器由若干芯片組成，應(yīng)考慮到：1.地址的分配。2.存儲器芯片的選擇(片選)CPU對存儲器操作時，先進行片選，再從選中芯片中根據(jù)地址譯碼選擇存儲單元進行數(shù)據(jù)的存取。存儲器空間的劃分和地址編碼是靠地址線來實現(xiàn)的。對于多片存儲器芯片構(gòu)成的存儲器其地址編碼的原則是：

一般情況下，CPU能提供的地址線根數(shù)大于存儲器芯片地址線根數(shù)，對于多片6264與8086相連的存儲器，A0～A12作為片內(nèi)選址，A13～A19作為選擇不同的6264。1.低位片內(nèi)選址2.高位選擇芯片(片選)1.線選法：CPU中用于“選片”的高位地址線(即存儲器芯片未用完地址線)若一根連接一組芯片的片選端，該根線經(jīng)反相后，連接另一組芯片的片選端，這樣一條線可選中兩組芯片，這種方法稱之為線選法。片選信號產(chǎn)生的方法

另一種常用的線選法是用高位地址的每一根線去分別控制各組芯片的片選端，如下圖所示：

芯片A19~A15A14A13A12~A0一個可用的地址范圍甲×××××10全0~全104000H~05FFFH

乙×××××01全0~全102000H~03FFFHA12~A0

2764（甲）2764（乙）A14

A13

CECE

圖7.10為線選法的例子，令A(yù)13和A14分別接芯片甲和乙的片選端。可能的選擇只有10（選中芯片甲）和01（選中芯片乙）。

圖7.10線選法A19~A15因未參與對2個2764的片選控制，故其值可以是0或1（用x表示任取），這里，假定取為全0，則得到了兩片2764的地址范圍如圖中所示，顯然2片2764的重疊區(qū)各有25=32個。

全譯碼法中，對剩余的全部高位地址線進行譯碼稱為全譯碼法。a.譯碼電路復(fù)雜。b.每組的地址區(qū)間是確定的、唯一的。特點：2.全譯碼法：

圖7.11為全譯碼的2個例子。前一例采用門電路譯碼，后例采用3~8譯碼器譯碼。3~8譯碼器有3個控制端：G1，G2A，G2B，只有當G1=1，G2A=0，G2B=0，同時滿足時，譯碼輸出才有效。究竟輸出(Y0~Y7)中是哪個有效，則由選擇輸入C、B及A三端狀態(tài)決定。CBA=000時，Y0有效，CBA=001時，Y1有效，依此類推。單片2764（8K×8位，EPROM）在高位地址A19~A13=0001110時被選中。圖7.11全譯碼法G2A

G1

G2BY6

74LS138A16

引腳圖真值表譯碼器74LS138的引腳圖與真值表如下：a.譯碼電路較復(fù)雜。b.每組的地址區(qū)間不唯一，有地址重疊。

在譯碼法中，只對剩余的高位地址線的某幾根進行譯碼，稱為部分譯碼法。特點：3.部分譯碼法(局部譯碼法)：

圖7.12所示的電路，采用部分譯碼對4個2732芯片（4K×8位，EPROM）進行尋址。譯碼時，未使用高位地址線A19、A18和A15。所以，每個芯片將同時具有23=8個可用且不同的地址范圍（即重疊區(qū)）。

芯片A19~A15A14~A12A11~A0一個可用地址范圍

1××00×000全0~全100000~00FFFH2××00×001全0~全101000~01FFFH3××00×010全0~全102000~02FFFH4××00×011全0~全103000~03FFFH圖7.12部分譯碼2732(1)2732(4)2732(2)2732(3)CECECECEY0Y1Y2Y3G1G2AG2BCBAM/IOA16A17A14A13A12A11~A01.

8086存儲器組織存儲器中，任何兩相鄰的字節(jié)被定義為一個字，構(gòu)成字的兩個字節(jié)都有各自的字節(jié)地址。(1)字的地址：字的高字節(jié)放高地址，低字節(jié)放低地址，低字節(jié)的地址作為字的地址

(2)字的存放方式：

a.非規(guī)則存放:若一個字從奇數(shù)地址開始存放

b.規(guī)則存放:若一個字從偶數(shù)地址開始存放

(3)字的存放原則：規(guī)則存放

二、簡單的8086存儲器子系統(tǒng)的設(shè)計圖7.13字的規(guī)則存放和非規(guī)則存放字的規(guī)則存放字的非規(guī)則存放存儲器地址

00200H00201H00202H00203H00204H00205H00206H······34H12H字節(jié)變量78H56H字節(jié)變量為了實現(xiàn)規(guī)則存放，將8086的1MB存儲空間分成兩個512KB的存儲體，具體為：

(1)

偶數(shù)存儲體與8086的D0～D7相連。(2)

奇數(shù)存儲體與8086中D8～D15相連。(3)

A1～A19用來同時訪問兩個存儲體的字節(jié)單元。(4)

A0和BHE(高8位數(shù)據(jù)總線允許)信號用來選擇存儲體。圖7.14存儲體與總線的連接DBD15~D8

D7~D0

奇存儲體A0ABBHEA19~A1偶存儲體CSA19~A1D7~D0

CSA19~A1D7~D0

8086CPU訪問(讀或?qū)?存儲器由信號BHE和A0組合形成，見表7.2。

表7.2BHE和A0組合的對應(yīng)操作BHEA0數(shù)據(jù)讀/寫格式使用數(shù)據(jù)線需要的總線周期00從偶地址讀/寫一個字

AD15~AD0

一個總線周期

10從偶地址讀/寫一個字節(jié)

AD7~AD0

一個總線周期

01從奇地址讀/寫一個字節(jié)

AD15~AD8

一個總線周期

0

1

1

0從奇地址讀/寫一個字先讀/寫字的低8位（在奇體中）再讀/寫字的高8位（在偶體中）

AD15~AD8

AD7~AD0

兩個總線周期

2.連接舉例：要求用4K×8的EPROM芯片2732，8K×8的RAM芯片6264，譯碼器74LS138構(gòu)成8K字ROM和8K字RAM的存儲器系統(tǒng)，系統(tǒng)配置為最小模式。

ROM芯片，8K字用4片2732芯片組成，片內(nèi)用12根地址線A1~A12尋址。RAM芯片，8K字用2片6264芯片組成，片內(nèi)用13根