可編程邏輯器件2

可編程邏輯器件2.1可編程邏輯器件概述PLD是可編程邏輯器件（ProgrammableLogicDevices）的英文縮寫，是EDA得以實(shí)現(xiàn)的硬件基礎(chǔ)，通過編程，可靈活方便地構(gòu)建和修改數(shù)字電子系統(tǒng)。2.1.1PLD發(fā)展歷程（1）20世紀(jì)70年代，熔絲編程的PROM和可編程邏輯陣列（ProgrammableLogicArray,PLA）器件是最早的可編程邏輯器件。（2）20世紀(jì)70年代末，對PLA進(jìn)行了改進(jìn)，AMD公司推出可編程陣列邏輯（ProgrammableArrayLogic,PAL）器件。（3）20世紀(jì)80年代初，Lattice公司發(fā)明了通用陣列邏輯（GenericArrayLogic,GAL）器件，GAL比PAL使用更加靈活。（4）20世紀(jì)80年代中期，Xilinx公司提出現(xiàn)場可編程概念，同時(shí)生產(chǎn)出世界上第一片F(xiàn)PGA器件。同一時(shí)期，Altera公司推出EPLD（ErasableProgammableLogicDevice）器件，較GAL器件有更高的集成度，可以用紫外線或電擦除，但內(nèi)部互連能力比較弱。（5）20世紀(jì)80年代末，Lattice公司提出了在系統(tǒng)可編程（InSystemProgrammable,ISP）技術(shù)。此后推出了一系列具有在系統(tǒng)可編程能力的CPLD器件，CPLD增加了內(nèi)部互連線，改進(jìn)了內(nèi)部結(jié)構(gòu)體系，比EPLD性能更好，設(shè)計(jì)更加靈活。（6）進(jìn)入20世紀(jì)90年代后，高密度PLD在生產(chǎn)工藝、器件的編程和測試技術(shù)等方面都有了飛速發(fā)展。器件的可用邏輯門數(shù)超過了百萬門，并出現(xiàn)了內(nèi)嵌復(fù)雜功能模塊的SoPC（SystemonProgrammalbeChip）。2.1.2可編程邏輯器件的特點(diǎn)（1）減小系統(tǒng)體積（2）增強(qiáng)邏輯設(shè)計(jì)的靈活性（3）縮短設(shè)計(jì)周期，降低了系統(tǒng)成本（4）提高系統(tǒng)處理速度（5）提高系統(tǒng)的可靠性（6）系統(tǒng)具有加密功能2.1.3可編程邏輯器件的分類（1）按集成度分①簡單PLD，邏輯門數(shù)500門以下，包括PROM、PLA、PAL、GAL等器件。②復(fù)雜PLD，芯片集成度高，邏輯門數(shù)500門以上，一般以GAL22V10作參照，集成度大于GAL22V10的稱為復(fù)雜PLD，包括EPLD、CPLD、FPGA等器件。（2）按編程結(jié)構(gòu)分①乘積項(xiàng)結(jié)構(gòu)PLD，其基本結(jié)構(gòu)為“與－或”，包括PROM、PLA、PAL、GAL、EPLD、CPLD等器件。②查找表結(jié)構(gòu)PLD，由簡單的查找表組成可編程門，再構(gòu)成陣列形式，F(xiàn)PGA屬此類器件。（3）按互連結(jié)構(gòu)分①確定型PLD。確定型PLD提供的互連結(jié)構(gòu)，每次用相同的互連線布線，其時(shí)間特性可以確定預(yù)知（如由數(shù)據(jù)手冊查出），是固定的，如CPLD。②統(tǒng)計(jì)型PLD。統(tǒng)計(jì)型結(jié)構(gòu)是指設(shè)計(jì)系統(tǒng)時(shí)，其時(shí)間特性是不可以預(yù)知的，每次執(zhí)行相同的功能時(shí)，卻有不同的布線模式，因而無法預(yù)知線路的延時(shí)，如Xilinx公司的FPGA器件。（4）按編程工藝分①熔絲型PLD。

②反熔絲型PLD。

③EPROM型PLD。④EEPROM型PLD⑤SRAM型PLD2.2簡單PLD原理2.2.1PLD中陣列的表示方法圖2.1輸入緩沖器圖2.2PLD中“與”陣列表示圖2.3PLD的連接方式2.2.2PROM圖2.4PROM結(jié)構(gòu)示意圖圖2.5用PROM完成半加器邏輯陣列2.2.3PLA器件圖2.6PLA結(jié)構(gòu)示意圖圖2.7PLA與PROM的比較2.2.4PAL圖2.8PAL結(jié)構(gòu)2.2.5GAL器件圖2.9GAL16V8D的外部引腳結(jié)構(gòu)圖圖2.10CPLD結(jié)構(gòu)示意圖2.3CPLD的結(jié)構(gòu)與工作原理2.3.1CPLD的基本結(jié)構(gòu)2.3.2Altera公司MAX系列CPLD簡介圖2.11MAX7128S內(nèi)部結(jié)構(gòu)圖1．邏輯陣列塊對于每個(gè)LAB有下列輸入信號：（1）來自通用邏輯輸入的PIA的36個(gè)信號；（2）用于寄存器輔助功能的全局控制信號；（3）從I/O引腳到寄存器的直接輸入通道。2．宏單元每個(gè)可編程的觸發(fā)器可以按3種不同方式實(shí)現(xiàn)時(shí)鐘控制：（1）全局時(shí)鐘模式。全局時(shí)鐘輸入直接和寄存器的CLK端相連，實(shí)現(xiàn)最快的輸出。（2）全局時(shí)鐘帶高電平有效時(shí)鐘使能信號模式。這種模式提供每個(gè)觸發(fā)器的時(shí)鐘使能信號，由于仍使用全局時(shí)鐘，輸出速度較快。（3）乘積項(xiàng)時(shí)鐘模式。在這種模式下，時(shí)鐘來自I/O引腳或隱埋的宏單元，輸出速度較慢。3．?dāng)U展乘積項(xiàng)（1）共享擴(kuò)展項(xiàng)圖2.13共享擴(kuò)展項(xiàng)（2）并聯(lián)擴(kuò)展項(xiàng)圖2.14并聯(lián)擴(kuò)展項(xiàng)4．可枝編程連托線陣列圖2.1甲5P每IA與L柄AB連接娃方式5．I/坊O控制塊圖2.啊16頌EP看M71誕28S蒼器件的望I/O懸控制塊鹽使能2.4雙FPG委A結(jié)構(gòu)與盈工作原理2.4.確1F嘉PGA的濫基本結(jié)構(gòu)圖2.教17戀FP途GA的套結(jié)構(gòu)原辰理2.4.迎2X惹ilin庭x公司X桃C300淋0系列的待結(jié)構(gòu)1．可配斑置邏輯塊圖2.釋18斷XC汽300路0 的朋CLB別結(jié)構(gòu)2．輸輔入輸出祥模塊I斥OB圖2.室19劫XC杯300額0系列捧的IO捧B3．配置脊存儲(chǔ)單元圖2.2震0配腫置存儲(chǔ)單嗎元4．可編秒程互連互連線玩有3種蓮：（1）通用互狂連（Gen大eral薯Pur扔pose提Int歡erco撥nnec毅t,G狹PI），精是夾在C妙LB之間長的5根金譯屬連線，縫有橫線和源縱線，相劑交處有轉(zhuǎn)禿接矩陣，殺可編程互慎連。（2）直接互榆連（Di蝕rec琴tI稀nte燙rco釣nne殖ct）濁，提供噴相鄰C寄LB之少間或C壞LB與籃IOB魔之間的勾直接連務(wù)接。（3）長線（Lon圾glin嶺es），狠是夾在C定LB之間鏈不通過轉(zhuǎn)批接矩陣的掀連續(xù)金屬污連線，與帥IOB相臘鄰時(shí)還有蜻附加的長話線。2.5廳常博用FP轟GA/鼠CPL芬D產(chǎn)品渣簡介2.5奶.1血AL淡TER鄙A公司敞的FP雜GA/史CPL曠D器件薄系列（1）F采LEX器峰件系列F輛PGA（2）舊APE弦X和A偵PEX胃II譜器件系叛列FP僑GA（3）柄ACE蔥X器件猜系列F絨PGA（4）S特trat梢ix器件役系列FP付GA（5）亡M識AX系朽列CP戲LD2.5槍.2盞La圈tti寺ce公乏司CP都LD器渾件系列下面主神要介紹情常用的疊isp煮LSI革/MA航CH系渡列。（1）i濾spLS推I100鼻0系列（2）誤isp伙L(fēng)SI智200閑0系列（3）i確spLS頓I300辯0系列（4）i杰spLS瀉I500潮0系列（5）社isp闊LSI連600想0系列（6）沿isp挺LSI燙800蔽0系列（7）宣isp客MAC棗H40匹00系仔列（8）繡isp印LSI樸500鉤0VE干/is迷pMA界CH5飯000流系列（9）療isp辣XPL籃DTM減50籌00M淚X系列2.5.愁3X密ilin絲式x公司的奇FPGA親/CPL柔D器件系堵列（1）孕Vir寺tex皇器件系絕列FP謊GA（2）窩Vir雙tex魂E和聾Vir監(jiān)tex研Ⅱ屈Pro漂器件系太列FP英GA（3）溝Spa乒rta貼nⅡ摸器件系摧列FP暢GA（4）跌XC9理500魚器件系其列CP槽LD2.6艷FPGA竊/CPL奶D的測試鐵技術(shù)2.6.目1內(nèi)替部邏輯測陽試FPGA長/CPL蝴D的內(nèi)部黨邏輯測試輸是為了保勿證設(shè)計(jì)的熔正確性和鬼可靠性。越由于設(shè)計(jì)怕時(shí)總有可宏能考慮不職周，在設(shè)們計(jì)完成后扮，必須經(jīng)求過測試，丸而為了對勒復(fù)雜邏輯紙進(jìn)行測試揉，在設(shè)計(jì)鵲時(shí)就必須曬考慮用于顧測試的邏割輯電路，愁即進(jìn)行可酸測性設(shè)計(jì)烤（Des職ign執(zhí)For盞Test拼,DF捏T），在情設(shè)計(jì)完成僚后用來測律試關(guān)鍵邏丟輯。2.6.倡2J綁TAG邊撥界測試技膨術(shù)表2.亦1膚邊界掃裕描I/包O引腳遙功能圖2.紛21樂JTA朗GB幕ST電傭路內(nèi)部泡結(jié)構(gòu)圖內(nèi)部寄存勁器組包括炒以下寄存菌器：（1）為指令寄師存器（萍Ins閥tru孤cti嶺on堤Reg幼ist陜er）（2）旁筐路寄存器約（Byp緊ass決Regi史ster誰）（3）邊佳界掃描寄蜜存器（B舌oard訓(xùn)Sca類nRe券gist戚er）（4）雨器件I械D寄存蹦器（5）榴ISP殘/IC鋸R寄存黃器（6）其鞠它寄存器TAP澆控制器借的命令輝模式有銀：（1）SAM河PLE覽/PR芒ELO仗AD模未式。該指令模孤式允許在崖不中斷器纖件正常工轉(zhuǎn)作狀態(tài)的謠情況下捕砌獲器件內(nèi)訓(xùn)部數(shù)據(jù)。（2）EXTE央ST模式守。該指令咬模式主麗要用于窯器件外襪部引腳撓的測試瞧。（3）BYPA宵SS模式愛。該指令模昆式是TA毒P控制器雜缺省的測色試數(shù)據(jù)的鐵串行移位吐模式，數(shù)灘據(jù)信號在霜TCK上淹升沿進(jìn)入幸，通過B辜ypas周s寄存器微，在TC菌K下降沿段輸出。（4）IDCO許DE模式姜。該指令奴模式用若來標(biāo)識腔IEE租ES攝td1面149田.1鏈惡中的器橫件。（5）USE列RCO訓(xùn)DE模秒式。該指令興模式用絨來標(biāo)識欺IEE起ES框td1勤149溪.1l燥鏈中的云用戶器傍件的用爭戶電子煤標(biāo)簽U萌ES賞(Us廣er事Ele海ctr天oni畜cS至ign零atu擇re器)。2.7甩F禿PGA驚和CP越LD的冬比較（1）編程單元汗。查找表型特FPGA識的編程單帥元為SR葛AM結(jié)構(gòu)膠，可以無彩限次編程拿，但它屬和于易失性燥元件，掉悉點(diǎn)后芯片走內(nèi)信息要描丟失；而鋪CPLD慰則采用E胡EPRO歪M編程單曬元，不僅女可無限次制編程，且括掉電后片或內(nèi)信息不媽會(huì)丟失。（2）邏輯功果能塊。FPGA乓的CLB俘陣列在結(jié)辭構(gòu)形式上勵(lì)克服了C沫PLD中汽那種固定熊的“與-棋或”邏輯光陣列結(jié)構(gòu)古的局限性務(wù)，在組成剪一些復(fù)雜句的、特殊喝的數(shù)字系系統(tǒng)時(shí)現(xiàn)得騎更加靈活角。（3）內(nèi)部連街線結(jié)構(gòu)慮。CPLD疏的信號匯候總于編程有內(nèi)連矩陣紡，然后分存配到各個(gè)券CLB，烈因此信號鼻通路固定挪，系統(tǒng)速的度可以預(yù)妨測。而F湖PGA的包內(nèi)連線分虎布在CL示B的周圍珠，且編程修的種類和含編程點(diǎn)很馬多，使布德線相當(dāng)靈載活。但由顏于每個(gè)信鏟號的傳輸奴途徑各異秀，傳輸延填遲時(shí)間是肝不確定的冤，這不僅右會(huì)給設(shè)計(jì)崖工作帶來摟麻煩，而舒且也限制綁了器件的扮工作速度半。（4）芯片邏充輯利用倒率。由于FP禽GA的C羞LB的規(guī)輝模小，可際分為組合頸和時(shí)序兩械個(gè)獨(dú)立的隸電路，又巴有豐富的潔內(nèi)部連線綠，系統(tǒng)綜贈(zèng)合時(shí)可進(jìn)測行充分的拌優(yōu)化，芯司片的邏輯扎利用率比參CPLD歌要高。（5）內(nèi)部功耗匹。CPLD托的功耗一贏般在0.挺5W~2圈.5W之欲間，而F護(hù)PGA的端功耗只有吵0.25辦mW~5桶mW，靜悅態(tài)時(shí)幾乎未沒有功耗初。（6）應(yīng)用范圍妄。鑒于F井PGA疫和CP榮L