基于VerilogHDL的背景噪聲扣除電路設(shè)計-設(shè)計應(yīng)用

精品文檔-下載后可編輯基于VerilogHDL的背景噪聲扣除電路設(shè)計-設(shè)計應(yīng)用摘要：本文介紹了一種基于硬件描述語言VerilogHDL的背景噪聲扣除電路設(shè)計，該設(shè)計與以往使用加減計數(shù)芯片組成的電路相比，具有與MCU接口簡單，軟件操作方便等優(yōu)點。

1引言

在微弱信號檢測方法中，常需要使直流量經(jīng)光電調(diào)制后轉(zhuǎn)變?yōu)榻涣餍盘栠M行測量，以扣除背景噪聲來提高系統(tǒng)信噪比。星載紫外遙感儀器同樣采用了壓頻轉(zhuǎn)換和調(diào)制解調(diào)實時扣除背景噪聲、零點飄移的方案，但其原有實現(xiàn)背景噪聲扣除功能的單元在與MCU接口及軟件控制上稍顯繁瑣，而且布線面積較大。如能將背景噪聲扣除功能設(shè)計成為具有通用接口和易操作的專用集成電路，對該儀器的升級換代有積極的意義。

硬件描述語言VerilogHDL提供了是一種在廣泛的抽象層次上描述數(shù)字系統(tǒng)的方式，以其C語言風(fēng)格，容易掌握等特點贏得了眾多硬件設(shè)計師的青睞。通過軟件編程來實現(xiàn)硬件功能后，到FPGA或CPLD大規(guī)?？删幊踢壿嬈骷?，能將電路板級產(chǎn)品集成為芯片級產(chǎn)品。

為此，本文使用VerilogHDL進行編程，采用自頂向下的設(shè)計方法，經(jīng)仿真驗證和綜合后，得到了具有通用接口和軟件易于操作的背景噪聲電路，彌補了原有單元的不足，取得了較好結(jié)果。

2背景噪聲扣除電路原理

紫外光譜遙感儀器電控部分由斬光器，精密高壓電源及光電倍增管，單片機控制單元，同步累加解調(diào)單元，前置低噪聲放大器，壓頻轉(zhuǎn)換組成。其中斬光器將空間輻射光斬切成為交替的“信號+背景”和“背景”的光信號，使得光電倍增管輸出的信號如圖1所示。調(diào)制后的信號放大后，經(jīng)壓頻轉(zhuǎn)化后變?yōu)轭l率信號，通過同步累加單元的處理。同步累加解調(diào)單元采用四片四位二進制加減計數(shù)器SN54HC193進位位相連組成16位加減計數(shù)器，并配以邏輯門電路組成實現(xiàn)的。背景噪聲的扣除功能是依靠16位加減計數(shù)器由時序控制，在通光狀態(tài)下加計數(shù)，在遮光狀態(tài)下減計數(shù)，經(jīng)多周期計數(shù)實現(xiàn)。

圖1經(jīng)斬光器調(diào)制后由光電倍增管輸出的信號

背景噪聲扣除原理簡單，但時序控制較繁瑣。原有電路因布線面積和硬件芯片不易過多等諸多考慮，計數(shù)周期及啟?？刂撇捎密浖纱沃袛嘣O(shè)置來實現(xiàn)。如圖2所示次為中斷本文課題于國家自然科學(xué)基金資助項目項目批準號：60538020為啟動計數(shù)，查詢到斬光器信號個上升沿時進入，設(shè)置好計數(shù)周期后再次啟動MCU片內(nèi)計數(shù)器，以保證準確的查詢到個上升沿時啟動計數(shù)器。第二次為停止中斷，采集計數(shù)周期溢出后停止計數(shù)。

圖2軟件控制采集計數(shù)啟停流程圖

(a)MCU查詢計數(shù)完成流程圖(b)中斷執(zhí)行計數(shù)器的啟?？刂屏鞒虉D

易見原背景噪聲扣除功能單元需要與MCU接口的數(shù)據(jù)線較多，需16條，且因不同微處理器片內(nèi)資源不同，軟件操作可能會更繁瑣，可移植性不強。

綜上，如果將背景噪聲扣除功能單元設(shè)計成一個8位數(shù)據(jù)總線接口，高低字節(jié)分時復(fù)用，能對16位二進制數(shù)預(yù)置數(shù)和計數(shù)周期進行設(shè)置，操作上僅由MCU給出啟動信號后，等查詢完成信號便可讀取計數(shù)結(jié)果的電路，則可大大減少線路板面積，使接口更簡單，提高可操作性和移植性。

3背景噪聲扣除電路的VerilgHDL設(shè)計

依據(jù)自頂向下設(shè)計思想和自底向上的實現(xiàn)方法，背景噪聲扣除電路的可劃分為主模塊(backnoise_deduct)，16位二進制加減計數(shù)模塊(bit16addsub)，采集控制模塊(Ctrol)，讀寫接口模塊(Addselec)四個模塊。

主模塊負責(zé)調(diào)用其它三個模塊，并將輸入輸出接口進行連接。16位二進制加減計數(shù)模塊負責(zé)在信號脈沖到來時，對給定的預(yù)置數(shù)在調(diào)制周期的高電平時加計數(shù)，在低電平時減計數(shù)。采集控制模塊負責(zé)當MCU給出允許計數(shù)命令后，自動查詢調(diào)制頻率的個上升沿啟動計數(shù)，在計數(shù)周期達到后停止計數(shù)，完成計數(shù)后通知MCU。讀寫接口模塊負責(zé)與MCU接口，接收儲存計數(shù)周期（斬光器信號或調(diào)制信號的周期數(shù)）和16位的預(yù)置數(shù)，并將計數(shù)結(jié)果返回MCU。

主模塊的外部接口如圖3所示。FREQU1，F(xiàn)REQU2為采樣頻率輸入1和2；CHOP_IN斬光器或調(diào)制頻率輸入，CLR為清零信號，高電平有效；cpu_alw為MCU發(fā)出的允許信號，高電平有效；stopsign是采集完成信號，高電平為完成；WD,RD,CS為是寫、讀、片選信號；DB為8位雙向數(shù)據(jù)總線；a2_0為3線片內(nèi)寄存器地址譯碼選擇接口。

圖3背景噪聲扣除主模塊綜合生成原理圖的外部接口

16位二進制加減計數(shù)模塊(bit16addsub)是背景扣除電路的具體實現(xiàn)單元，代碼如下所示。

modulebit16addsub(

inputwireFREQU,//采樣頻率輸入

inputwireCHOP_IN,//斬光器輸入

inputEN,//啟?？刂?/p>

inputwireCLR,//請零

inputwire[15:0]STA_NUM,//初始數(shù)值

outputreg[15:0]result_num//計數(shù)結(jié)果輸出

);

always@(posedgeFREQUorposedgeCLR)//對采集信號和清零信號敏感

begin

if(CLR==1)//清零

result_num=STA_NUM;//重新讀入預(yù)置數(shù)

elseif(EN==1CHOP_IN==1FREQU==1)

result_num=result_num+1;//在使能的狀態(tài)下調(diào)制的信號高電平時加計數(shù)

elseif(CHOP_IN==0EN==1FREQU==1)

result_num=result_num-1;//在使能的狀態(tài)下調(diào)制信號的低電平時減計數(shù)

end

endmodule

采集控制模塊(Ctrol)是整個設(shè)計的時序控制，它輸出的ctrol與16位二進制加減計數(shù)模塊(bit16addsub)的EN向連接便可實現(xiàn)自動控制計數(shù)的啟動，待計數(shù)周期溢出時停止，計數(shù)完成后由stopsign后給出高電平信號通知MCU。其完整代碼如下：

moduleCtrol(inputwirereset,//復(fù)位信號

inputwirecpu_alw,//MCU允許信號

inputwirechop_in,//斬光器輸入計數(shù)

inputwire[16:0]status_in,//計數(shù)周期數(shù)值

outputregctrol,//加減計數(shù)器的啟?？刂菩盘?/p>

outputregstopsign//計數(shù)完成信號

);

reg[16:0]num_count;//內(nèi)部計數(shù)周期寄存器

always@(posedgeresetorposedgechop_in)

begin

if(reset)//復(fù)位

begin

num_count=status_in;//讀入計數(shù)周期

ctrol=0;//停止計數(shù)

stopsign=0;//沒有完成計數(shù)

end

elseif(chop_in==1cpu_alw==1)//允許計數(shù)

begin

if(num_count0)//采集未完成

begin

ctrol=1;//16加減計數(shù)器使能

num_count=num_count-1;//計數(shù)周期減一

end

else

begin

ctrol=0;//計數(shù)停止

stopsign=1;//通知MCU

end

end

end

endmodule

讀寫接口模塊(Addselec)在編程時采用通用的雙向數(shù)據(jù)總線輸入輸出方法，經(jīng)過a2_0的3線譯碼選擇寄存器地址，可對計數(shù)周期和預(yù)置數(shù)進行賦值，并可讀出計數(shù)結(jié)果。表1給出了譯碼對應(yīng)的寄存器地址。

表1a2_0譯碼選擇真值表

圖4給出了使用ModelSim軟件對寫信號有效的仿真波形，顯示計數(shù)周期低、高8位寫入的數(shù)值為00000101、00000000，預(yù)置數(shù)低、高8位數(shù)值為00000011、00000000。

圖4計數(shù)周期和預(yù)置數(shù)在總線寫入時的波形仿真結(jié)果

4背景噪聲扣除電路與MCU接口及軟件操作

圖5背景噪聲扣除電路的軟件操作流程

采用上述設(shè)計的集成背景噪聲扣除電路在與MCU接口時十分方便。以MCS51系列單片機8051為例，簡單的連接方式為采用P1口與CLR、cpu_alw、stop_sign相連接，址線與CS、a2_0連接(可據(jù)電路規(guī)模設(shè)置片選方式)，數(shù)據(jù)線、讀寫正常連接即可。軟件操作不需要中斷，操作流程如圖5所示。更簡單的做法是在系統(tǒng)初始化時將預(yù)置數(shù)和計數(shù)周期賦值為固定值即可。

5結(jié)束語

本文介紹了采用計數(shù)器與門電路組成的背景噪聲扣除電路的實現(xiàn)原理和工作方式，并分析了其局限性，然后提出了一種基于VerilogHDL語言的背景噪聲扣除電路的設(shè)計，使電路接口更為簡單，軟件更易操作，增強了移植性。該設(shè)計已經(jīng)應(yīng)用于在研的紫外遙感儀器中，為儀器的更新?lián)Q代提供了技術(shù)支持。本文以通用性和簡便性出發(fā)設(shè)計的背景噪聲扣除電路的設(shè)計，將適用于以光電調(diào)