第4章-QuartuaIIHDL輸入設(shè)計(jì)

第4章__QuartuaIIHDL輸入設(shè)計(jì)第一頁(yè)，共47頁(yè)。4.1十進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)流程4.1.1建立工作庫(kù)文件夾和編輯設(shè)計(jì)文件圖4-1選擇編輯文件的語(yǔ)言類型

KONXIN第二頁(yè)，共47頁(yè)。4.1十進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)流程4.1.2創(chuàng)建工程圖4-2利用“NewPrejectWizard”創(chuàng)建工程cnt10KONXIN第三頁(yè)，共47頁(yè)。4.1十進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)流程4.1.2創(chuàng)建工程圖4-3將所有相關(guān)的文件都加入進(jìn)此工程

KONXIN第四頁(yè)，共47頁(yè)。4.1十進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)流程4.1.2創(chuàng)建工程圖4-4選擇目標(biāo)器件EP1C3T144C8KONXIN第五頁(yè)，共47頁(yè)。4.1十進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)流程4.1.2創(chuàng)建工程圖4-5將Max+plusII工程轉(zhuǎn)換為QuartusII工程

KONXIN第六頁(yè)，共47頁(yè)。4.1十進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)流程4.1.3編譯前設(shè)置圖4-6選擇目標(biāo)器件EP1C3T144C8KONXIN第七頁(yè)，共47頁(yè)。4.1十進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)流程4.1.3編譯前設(shè)置圖4-7選擇配置器件的工作方式

KONXIN第八頁(yè)，共47頁(yè)。4.1十進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)流程4.1.3編譯前設(shè)置圖4-8選擇配置器件和編程方式

KONXIN第九頁(yè)，共47頁(yè)。4.1.4全程編譯圖4-9全程編譯后出現(xiàn)報(bào)錯(cuò)信息

KONXIN第十頁(yè)，共47頁(yè)。4.1十進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)流程4.1.5時(shí)序仿真圖4-10選擇編輯矢量波形文件

KONXIN第十一頁(yè)，共47頁(yè)。4.1十進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)流程4.1.5時(shí)序仿真圖4-11波形編輯器

KONXIN第十二頁(yè)，共47頁(yè)。4.1十進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)流程4.1.5時(shí)序仿真圖4-12設(shè)置仿真時(shí)間長(zhǎng)度

第十三頁(yè)，共47頁(yè)。4.1十進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)流程4.1.5時(shí)序仿真圖4-13vwf激勵(lì)波形文件存盤

第十四頁(yè)，共47頁(yè)。4.1.5時(shí)序仿真圖4-14向波形編輯器拖入信號(hào)節(jié)點(diǎn)

第十五頁(yè)，共47頁(yè)。4.1十進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)流程4.1.5時(shí)序仿真圖4-15設(shè)置時(shí)鐘CLK的周期

第十六頁(yè)，共47頁(yè)。4.1十進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)流程4.1.5時(shí)序仿真圖4-16選擇總線數(shù)據(jù)格式

第十七頁(yè)，共47頁(yè)。4.1十進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)流程4.1.5時(shí)序仿真圖4-17設(shè)置好的激勵(lì)波形圖

第十八頁(yè)，共47頁(yè)。4.1.5時(shí)序仿真圖4-18選擇仿真控制

KONXIN第十九頁(yè)，共47頁(yè)。4.1十進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)流程4.1.5時(shí)序仿真圖4-19仿真波形輸出

KONXIN第二十頁(yè)，共47頁(yè)。4.1十進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)流程4.1.5時(shí)序仿真

圖4-20選擇全時(shí)域顯示

第二十一頁(yè)，共47頁(yè)。4.1.6應(yīng)用RTL電路圖觀察器圖4-21cnt10工程的RTL電路圖

KONXIN第二十二頁(yè)，共47頁(yè)。4.2引腳設(shè)置和下載4.2.1引腳鎖定圖4-22GW48實(shí)驗(yàn)系統(tǒng)模式5實(shí)驗(yàn)電路圖

第二十三頁(yè)，共47頁(yè)。4.2引腳設(shè)置和下載4.2.1引腳鎖定圖4-23AssignmentEditor編輯器

KONXIN第二十四頁(yè)，共47頁(yè)。4.2引腳設(shè)置和下載4.2.1引腳鎖定圖4-24已將所有引腳鎖定完畢

第二十五頁(yè)，共47頁(yè)。4.2引腳設(shè)置和下載4.2.2配置文件下載圖4-25選擇編程下載文件

第二十六頁(yè)，共47頁(yè)。4.2引腳設(shè)置和下載4.2.2配置文件下載圖4-26加入編程下載方式

第二十七頁(yè)，共47頁(yè)。4.2引腳設(shè)置和下載4.2.2配置文件下載圖4-27雙擊選中的編程方式名

第二十八頁(yè)，共47頁(yè)。4.2引腳設(shè)置和下載4.2.2配置文件下載圖4-28ByteBlasterII編程下載窗

第二十九頁(yè)，共47頁(yè)。4.2引腳設(shè)置和下載4.2.3編程配置器件圖4-29ByteBlaster

II接口AS模式編程窗口

第三十頁(yè)，共47頁(yè)。4.2引腳設(shè)置和下載4.2.3編程配置器件圖4-30AS模式編程成功

第三十一頁(yè)，共47頁(yè)。4.3SignalTapII實(shí)時(shí)測(cè)試1．打開SignalTap

II編輯窗圖4-31SignalTap

II編輯窗

2．調(diào)入待測(cè)信號(hào)第三十二頁(yè)，共47頁(yè)。3．SignalTapII參數(shù)設(shè)置圖4-32SignalTapII編輯窗

KONXIN第三十三頁(yè)，共47頁(yè)。4.3SignalTapII實(shí)時(shí)測(cè)試4．文件存盤圖4-33設(shè)定SignalTap

II與工程一同綜合適配

KONXIN第三十四頁(yè)，共47頁(yè)。4.3SignalTapII實(shí)時(shí)測(cè)試5．編譯下載圖4-34下載cnt10.sof并準(zhǔn)備啟動(dòng)SignalTap

II6．啟動(dòng)SignalTap

II進(jìn)行采樣與分析第三十五頁(yè)，共47頁(yè)。4.3SignalTapII實(shí)時(shí)測(cè)試圖4-35SignalTap

II采樣已被啟動(dòng)

6．啟動(dòng)SignalTap

II進(jìn)行采樣與分析KONXIN第三十六頁(yè)，共47頁(yè)。4.3SignalTapII實(shí)時(shí)測(cè)試圖4-36SignalTap

II數(shù)據(jù)窗設(shè)置后的信號(hào)波形

6．啟動(dòng)SignalTap

II進(jìn)行采樣與分析7．SignalTapII的其他設(shè)置和控制方法KONXIN第三十七頁(yè)，共47頁(yè)。習(xí)題4-1.

歸納利用QuartusII進(jìn)行VHDL文本輸入設(shè)計(jì)的流程：從文件輸入一直到SignalTapII測(cè)試。4-2.

由圖4-35、4-36，詳細(xì)說(shuō)明工程設(shè)計(jì)cnt10的硬件工作情況。4-3.如何為設(shè)計(jì)中的SignalTapII加入獨(dú)立采用時(shí)鐘？試給出完整的程序和對(duì)它的實(shí)測(cè)結(jié)果。4-4.參考Quartus

II的Help，詳細(xì)說(shuō)明Assignments菜單中Settings對(duì)話框的功能。（1）說(shuō)明其中的TimingRequirements&Qptions的功能、使用方法和檢測(cè)途徑。（2）說(shuō)明其中的CompilationProcess的功能和使用方法。（3）說(shuō)明Analysis&SynthesisSetting的功能和使用方法，以及其中的SynthesisNetlistOptimization的功能和使用方法。（4）說(shuō)明FitterSettings中的DesignAssistant和Simulator功能，舉例說(shuō)明它們的使用方法。4-5.概述Assignments菜單中AssignmentEditor的功能，舉例說(shuō)明。4-6.說(shuō)明ChangeManager的功能。第三十八頁(yè)，共47頁(yè)。實(shí)驗(yàn)與設(shè)計(jì)4-1.組合電路的設(shè)計(jì)(1)實(shí)驗(yàn)?zāi)康模菏煜uartusⅡ的VHDL文本設(shè)計(jì)流程全過程，學(xué)習(xí)簡(jiǎn)單組合電路的設(shè)計(jì)、多層次電路設(shè)計(jì)、仿真和硬件測(cè)試。(2)實(shí)驗(yàn)內(nèi)容1：首先利用QuartusⅡ完成2選1多路選擇器（例3-3）的文本編輯輸入(mux21a.vhd)和仿真測(cè)試等步驟，給出圖3-3所示的仿真波形。最后在實(shí)驗(yàn)系統(tǒng)上進(jìn)行硬件測(cè)試，驗(yàn)證本項(xiàng)設(shè)計(jì)的功能。

(3)實(shí)驗(yàn)內(nèi)容2：將此多路選擇器看成是一個(gè)元件mux21a，利用元件例化語(yǔ)句描述圖3-18，并將此文件放在同一目錄中。

第三十九頁(yè)，共47頁(yè)。實(shí)驗(yàn)與設(shè)計(jì)以下是部分參考程序：...COMPONENTMUX21APORT(a，b，s:INSTD_LOGIC;y:OUTSTD_LOGIC);ENDCOMPONENT；...u1:MUX21APORTMAP(a=>a2，b=>a3，s=>s0，y=>tmp);u2:MUX21APORTMAP(a=>a1，b=>tmp，s=>s1，y=>outy);ENDARCHITECTUREBHV;按照本章給出的步驟對(duì)上例分別進(jìn)行編譯、綜合、仿真。并對(duì)其仿真波形作出分析說(shuō)明。

第四十頁(yè)，共47頁(yè)。實(shí)驗(yàn)與設(shè)計(jì)(4)實(shí)驗(yàn)內(nèi)容3：引腳鎖定以及硬件下載測(cè)試。若選擇目標(biāo)器件是EP1C3，建議選實(shí)驗(yàn)電路模式5（附錄圖8），用鍵1(PIO0，引腳號(hào)為1)控制s0；用鍵2(PIO1，引腳號(hào)為2)控制s1；a3、a2和a1分別接clock5(引腳號(hào)為128/92)、clock0(引腳號(hào)為123/93)和clock2(引腳號(hào)為124/17)；輸出信號(hào)outy仍接揚(yáng)聲器spker(引腳號(hào)為129)。通過短路帽選擇clock0接256Hz信號(hào)，clock5接1024Hz，clock2接8Hz信號(hào)。最后進(jìn)行編譯、下載和硬件測(cè)試實(shí)驗(yàn)（通過選擇鍵1、鍵2，控制s0、s1，可使揚(yáng)聲器輸出不同音調(diào)）。(5)實(shí)驗(yàn)報(bào)告：根據(jù)以上的實(shí)驗(yàn)內(nèi)容寫出實(shí)驗(yàn)報(bào)告，包括程序設(shè)計(jì)、軟件編譯、仿真分析、硬件測(cè)試和詳細(xì)實(shí)驗(yàn)過程；給出程序分析報(bào)告、仿真波形圖及其分析報(bào)告。第四十一頁(yè)，共47頁(yè)。實(shí)驗(yàn)與設(shè)計(jì)(6)附加內(nèi)容：根據(jù)本實(shí)驗(yàn)以上提出的各項(xiàng)實(shí)驗(yàn)內(nèi)容和實(shí)驗(yàn)要求，設(shè)計(jì)1位全加器。首先用QuartusⅡ完成3.3節(jié)給出的全加器的設(shè)計(jì)，包括仿真和硬件測(cè)試。實(shí)驗(yàn)要求分別仿真測(cè)試底層硬件或門和半加器，最后完成頂層文件全加器的設(shè)計(jì)和測(cè)試，給出設(shè)計(jì)原程序，程序分析報(bào)告、仿真波形圖及其分析報(bào)告。(7)實(shí)驗(yàn)習(xí)題：以1位二進(jìn)制全加器為基本元件，用例化語(yǔ)句寫出8位并行二進(jìn)制全加器的頂層文件，并討論此加法器的電路特性。

第四十二頁(yè)，共47頁(yè)。實(shí)驗(yàn)與設(shè)計(jì)4-2.時(shí)序電路的設(shè)計(jì)(1)實(shí)驗(yàn)?zāi)康模菏煜uartusⅡ的VHDL文本設(shè)計(jì)過程，學(xué)習(xí)簡(jiǎn)單時(shí)序電路的設(shè)計(jì)、仿真和測(cè)試。(2)實(shí)驗(yàn)內(nèi)容1：根據(jù)實(shí)驗(yàn)4-1的步驟和要求，設(shè)計(jì)觸發(fā)器(使用例3-6)，給出程序設(shè)計(jì)、軟件編譯、仿真分析、硬件測(cè)試及詳細(xì)實(shí)驗(yàn)過程。(3)實(shí)驗(yàn)內(nèi)容2：設(shè)計(jì)鎖存器(使用例3-14)，同樣給出程序設(shè)計(jì)、軟件編譯、仿真分析、硬件測(cè)試及詳細(xì)實(shí)驗(yàn)過程。

(4)實(shí)驗(yàn)內(nèi)容3：只用一個(gè)1位二進(jìn)制全加器為基本元件和一些輔助的時(shí)序電路，設(shè)計(jì)一個(gè)8位串行二進(jìn)制全加器，要求：

第四十三頁(yè)，共47頁(yè)。實(shí)驗(yàn)與設(shè)計(jì)1、能在8-9個(gè)時(shí)鐘脈沖后完成8位二進(jìn)制數(shù)（加數(shù)被加數(shù)的輸入方式為并行）的加法運(yùn)算，電路須考慮進(jìn)位輸入Cin和進(jìn)位輸出Cout；2、給出此電路的時(shí)序波形，討論其功能，并就工作速度與并行加法器進(jìn)行比較；3、在FPGA中進(jìn)行實(shí)測(cè)。對(duì)于GW48EDA實(shí)驗(yàn)系統(tǒng)，建議選擇電路模式1（附錄圖3），鍵2，鍵1輸入8位加數(shù)；鍵4，鍵3輸入8位被加數(shù)；鍵8作為手動(dòng)單步時(shí)鐘輸入；鍵7控制進(jìn)位輸入Cin；鍵9控制清0；數(shù)碼6和數(shù)碼5顯示相加和；發(fā)光管D1顯示溢出進(jìn)位Cout。4、鍵8作為相加起始控制，同時(shí)兼任清0；工作時(shí)鐘由clock0自動(dòng)給出，每當(dāng)鍵8發(fā)出一次開始相加命令，電路即自動(dòng)相加，結(jié)束后停止工作，并顯示相加結(jié)果。就外部端口而言，與純組合電路8位并行加法器相比，此串行加法器僅多出一個(gè)加法起始/清0控制輸入和工作時(shí)鐘輸入端。提示：此加法器有并/串和串/并移位寄存器各一。(5)實(shí)驗(yàn)報(bào)告：分析比較實(shí)驗(yàn)內(nèi)容1和2的仿真和實(shí)測(cè)結(jié)果，說(shuō)明這兩種電路的異同點(diǎn)。詳述實(shí)驗(yàn)內(nèi)容3。第四十四頁(yè)，共47頁(yè)。實(shí)驗(yàn)與設(shè)計(jì)4-3.設(shè)計(jì)含異步清0和同步時(shí)鐘使能的加法計(jì)數(shù)器(1)實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí)計(jì)數(shù)器的設(shè)計(jì)、仿真和硬件測(cè)試，進(jìn)一步熟悉VHDL設(shè)計(jì)技術(shù)。(2)實(shí)驗(yàn)原理：實(shí)驗(yàn)程序?yàn)槔?-22，實(shí)驗(yàn)原理參考3.4節(jié)，設(shè)計(jì)流程參考本章。(3)實(shí)驗(yàn)內(nèi)容1：在QuartusⅡ上對(duì)例3-22進(jìn)行編輯、編