理學時序邏輯電路

理學時序邏輯電路第1頁/共117頁定義：時序邏輯電路在任何時刻的輸出不僅取決于該時刻的輸入，而且還取決于電路的原來狀態(tài)。電路構(gòu)成：存儲電路（主要是觸發(fā)器，必不可少）組合邏輯電路（可選）。時序邏輯電路的狀態(tài)是由存儲電路來記憶和表示的。第6章時序邏輯電路時序邏輯電路的結(jié)構(gòu)框圖第2頁/共117頁2023/4/183時序邏輯電路的分類：按動作特點可分為同步時序邏輯電路異步時序邏輯電路所有觸發(fā)器狀態(tài)的變化都是在同一時鐘信號操作下同時發(fā)生。觸發(fā)器狀態(tài)的變化不是同時發(fā)生。第3頁/共117頁2023/4/184按輸出特點可分為米利型時序邏輯電路穆爾型時序邏輯電路輸出不僅取決于存儲電路的狀態(tài)，而且還決定于電路當前的輸入。輸出僅決定于存儲電路的狀態(tài)，與電路當前的輸入無關(guān)。第4頁/共117頁2023/4/185幾個概念有效狀態(tài)：在時序電路中，凡是被利用了的狀態(tài)。有效循環(huán)：有效狀態(tài)構(gòu)成的循環(huán)。無效狀態(tài)：在時序電路中，凡是沒有被利用的狀態(tài)。無效循環(huán)：無效狀態(tài)若形成循環(huán)，則稱為無效循環(huán)。自啟動：在CLK作用下，無效狀態(tài)能自動地進入到有效循環(huán)中，則稱電路能自啟動，否則稱不能自啟動。第5頁/共117頁2023/4/186時序邏輯電路的功能描述方法邏輯方程組狀態(tài)表狀態(tài)圖時序圖邏輯圖

第6頁/共117頁2023/4/187特性方程：描述觸發(fā)器邏輯功能的邏輯表達式。驅(qū)動方程：（激勵方程）觸發(fā)器輸入信號的邏輯表達式。時鐘方程：控制時鐘CLK的邏輯表達式。狀態(tài)方程：（次態(tài)方程）次態(tài)輸出的邏輯表達式。驅(qū)動方程代入特性方程得狀態(tài)方程。輸出方程：輸出變量的邏輯表達式。1.邏輯方程組第7頁/共117頁2023/4/1882.狀態(tài)表反映輸出Z、次態(tài)Q*與輸入X、現(xiàn)態(tài)Q之間關(guān)系的表格。第8頁/共117頁2023/4/1893.狀態(tài)圖反映時序電路狀態(tài)轉(zhuǎn)換規(guī)律，及相應輸入、輸出取值關(guān)系的圖形。箭尾：現(xiàn)態(tài)箭頭：次態(tài)標注：輸入／輸出第9頁/共117頁2023/4/18104.時序圖

時序圖又叫工作波形圖，它用波形的形式形象地表達了輸入信號、輸出信號、電路的狀態(tài)等的取值在時間上的對應關(guān)系。

這四種方法從不同側(cè)面突出了時序電路邏輯功能的特點，它們在本質(zhì)上是相同的，可以互相轉(zhuǎn)換。第10頁/共117頁2023/4/1811電路圖時鐘方程、驅(qū)動方程和輸出方程狀態(tài)方程狀態(tài)圖、狀態(tài)表或時序圖判斷電路邏輯功能12356.1時序邏輯電路的分析方法時序電路的分析步驟：計算4第11頁/共117頁2023/4/1812例時鐘方程：輸出方程：輸出僅與電路現(xiàn)態(tài)有關(guān)，為穆爾型時序電路。同步時序電路的時鐘方程可省去不寫。驅(qū)動方程：1寫方程式第12頁/共117頁2023/4/18132求狀態(tài)方程JK觸發(fā)器的特性方程：將各觸發(fā)器的驅(qū)動方程代入，即得電路的狀態(tài)方程：第13頁/共117頁2023/4/18143計算、列狀態(tài)表00000101001110010111011100101110111100001010011000001100第14頁/共117頁2023/4/18154畫狀態(tài)圖、時序圖狀態(tài)圖第15頁/共117頁2023/4/18165電路功能時序圖有效循環(huán)的6個狀態(tài)分別是0～5這6個十進制數(shù)字的格雷碼，并且在時鐘脈沖CP的作用下，這6個狀態(tài)是按遞增規(guī)律變化的，即：000→001→011→111→110→100→000→…所以這是一個用格雷碼表示的六進制同步加法計數(shù)器。當對第6個脈沖計數(shù)時，計數(shù)器又重新從000開始計數(shù)，并產(chǎn)生輸出Y＝1。第16頁/共117頁2023/4/1817例輸出方程：輸出與輸入有關(guān)，為米利型時序電路。同步時序電路，時鐘方程省去。驅(qū)動方程：1寫方程式第17頁/共117頁2023/4/18182求狀態(tài)方程T觸發(fā)器的特性方程：將各觸發(fā)器的驅(qū)動方程代入，即得電路的狀態(tài)方程：第18頁/共117頁2023/4/18193計算、列狀態(tài)表第19頁/共117頁2023/4/182045電路功能由狀態(tài)圖可以看出，當輸入X

＝0時，在時鐘脈沖CLK的作用下，電路的4個狀態(tài)按遞增規(guī)律循環(huán)變化，即：00→01→10→11→00→…當X＝1時，在時鐘脈沖CLK的作用下，電路的4個狀態(tài)按遞減規(guī)律循環(huán)變化，即：00→11→10→01→00→…可見，該電路既具有遞增計數(shù)功能，又具有遞減計數(shù)功能，是一個2位二進制同步可逆計數(shù)器。畫狀態(tài)圖時序圖第20頁/共117頁2023/4/18216.2.3

寄存器的應用實例6.2.1

寄存器6.2.2

移位寄存器6.2寄存器

返回結(jié)束放映第21頁/共117頁2023/4/18221.寄存器通常分為兩大類：6.1寄存器

數(shù)碼寄存器：存儲二進制數(shù)碼、運算結(jié)果或指令等信息的電路。移位寄存器：不但可存放數(shù)碼，而且在移位脈沖作用下，寄存器中的數(shù)碼可根據(jù)需要向左或向右移位。2.組成：觸發(fā)器和門電路。一個觸發(fā)器能存放一位二進制數(shù)碼；

N個觸發(fā)器可以存放N位二進制數(shù)碼。第22頁/共117頁2023/4/18233.寄存器應用舉例：

(1)運算中存貯數(shù)碼、運算結(jié)果。

(2)計算機的CPU由運算器、控制器、譯碼器、寄存器組成，其中就有數(shù)據(jù)寄存器、指令寄存器、一般寄存器。4.寄存器與存儲器有何區(qū)別?寄存器內(nèi)存放的數(shù)碼經(jīng)常變更，要求存取速度快，一般無法存放大量數(shù)據(jù)。（類似于賓館的貴重物品寄存、超級市場的存包處。）存儲器存放大量的數(shù)據(jù)，因此最重要的要求是存儲容量。（類似于倉庫）

第23頁/共117頁2023/4/1824寄存器和移位寄存器一、寄存器

在數(shù)字電路中，用來存放二進制數(shù)據(jù)或代碼的電路稱為寄存器。

寄存器是由具有存儲功能的觸發(fā)器組合起來構(gòu)成的。一個觸發(fā)器可以存儲1位二進制代碼，存放n位二進制代碼的寄存器，需用n個觸發(fā)器來構(gòu)成。第24頁/共117頁2023/4/1825同步觸發(fā)器構(gòu)成4位寄存器邊沿觸發(fā)器構(gòu)成（1）清零。，異步清零。即有：（2）送數(shù)。時，CLK上升沿送數(shù)。即有：（3）保持。在、CLK上升沿以外時間，寄存器內(nèi)容將保持不變。動畫第25頁/共117頁2023/4/1826二、移位寄存器單向移位寄存器0010010011110110101

經(jīng)過4個CLK信號以后，串行輸入的4位代碼全部移入寄存器中，同時在4個觸發(fā)器輸出端得到并行輸出代碼。

首先將4位數(shù)據(jù)并行置入移位寄存器的4個觸發(fā)器中，經(jīng)過4個CLK,4位代碼將從串行輸出端依次輸出，實現(xiàn)數(shù)據(jù)的并行－串行轉(zhuǎn)換。動畫第26頁/共117頁2023/4/1827第27頁/共117頁2023/4/1828

所謂“移位”，就是將寄存器所存各位數(shù)據(jù)，在每個移位脈沖的作用下，向左或向右移動一位。根據(jù)移位方向，常把它分成三種：寄存器左移(a)寄存器右移(b)寄存器雙向移位(c)第28頁/共117頁2023/4/1829根據(jù)移位數(shù)據(jù)的輸入－輸出方式，又可將它分為四種：FFFFFFFFFFFFFFFFFFFFFFFFFFFFFFFF串入－串出串入－并出并入－串出并入－并出串行輸入－串行輸出串行輸入－并行輸出并行輸入－串行輸出并行輸入－并行輸出：第29頁/共117頁2023/4/1830單向移位寄存器具有以下主要特點：（1）單向移位寄存器中的數(shù)碼，在CLK脈沖操作下，可以依次右移或左移。（2）n位單向移位寄存器可以寄存n位二進制代碼。n個CLK脈沖即可完成串行輸入工作，此后可從Q0～Qn-1端獲得并行的n位二進制數(shù)碼，再用n個CLK脈沖又可實現(xiàn)串行輸出操作。（3）若串行輸入端狀態(tài)為0，則n個CP脈沖后，寄存器便被清零。第30頁/共117頁2023/4/1831雙向移位寄存器右移串行輸入端左移串行輸入端第31頁/共117頁2023/4/1832Q0Q1Q2Q3

DIRD0D1D2D3DIL

RDS1S0CLK74LS194Q0Q1Q2Q3

DIRD0D1D2D3DIL

RDS1S0CLK74LS1942片74LS194A接成8位雙向移位寄存器RDS1S0并行數(shù)據(jù)輸入

并行數(shù)據(jù)輸出第32頁/共117頁2023/4/1833Q0Q1Q2Q3

DIRD0D1D2D3DIL

RDS1S0CLK74LS194用雙向移位寄存器74LS194組成節(jié)日彩燈控制電路+5V+5VS1=0,S0=1右移控制+5VCLK1秒Q=0時LED亮清0按鍵1k二極管發(fā)光LEDQ0Q1Q2Q3

DIRD0D1D2D3DIL

RDS1S0CLK74LS194第33頁/共117頁2023/4/18346.2.2

異步計數(shù)器6.2.1同步計數(shù)器6.2計數(shù)器

返回結(jié)束放映第34頁/共117頁2023/4/1835復習時序邏輯電路的特點？寄存器分類？８位二進制數(shù)碼需幾個觸發(fā)器來存放？第35頁/共117頁計數(shù)器：用以統(tǒng)計輸入時鐘脈沖CLK個數(shù)的電路。計數(shù)器的分類：

6.3二、十進制計數(shù)器

1．按計數(shù)進制分

二進制計數(shù)器：按二進制數(shù)運算規(guī)律進行計數(shù)的電路稱作二進制計數(shù)器。

十進制計數(shù)器：按十進制數(shù)運算規(guī)律進行計數(shù)的電路稱作十進制計數(shù)器。

任意進制計數(shù)器：二進制計數(shù)器和十進制計數(shù)器之外的其它進制計數(shù)器統(tǒng)稱為任意進制計數(shù)器。二進制計數(shù)器是結(jié)構(gòu)最簡單的計數(shù)器，但應用很廣。第36頁/共117頁2023/4/1837

2．按數(shù)字的變化規(guī)律

加法計數(shù)器：隨著計數(shù)脈沖的輸入作遞增計數(shù)的電路稱作加法計數(shù)器。

減法計數(shù)器：隨著計數(shù)脈沖的輸入作遞減計數(shù)的電路稱作減法計數(shù)器。

加/減計數(shù)器：在加/減控制信號作用下，可遞增計數(shù)，也可遞減計數(shù)的電路，稱作加/減計數(shù)器，又稱可逆計數(shù)器。

也有特殊情況，不作加/減，其狀態(tài)可在外觸發(fā)控制下循環(huán)進行特殊跳轉(zhuǎn)，狀態(tài)轉(zhuǎn)換圖中構(gòu)成封閉的計數(shù)環(huán)。

3．按計數(shù)器中觸發(fā)器翻轉(zhuǎn)是否同步分

同步計數(shù)器：計數(shù)脈沖同時加到所有觸發(fā)器的時鐘信號輸入端，使應翻轉(zhuǎn)的觸發(fā)器同時翻轉(zhuǎn)的計數(shù)器，稱作同步計數(shù)器。

異步計數(shù)器：計數(shù)脈沖只加到部分觸發(fā)器的時鐘脈沖輸入端上，而其它觸發(fā)器的觸發(fā)信號則由電路內(nèi)部提供，應翻轉(zhuǎn)的觸發(fā)器狀態(tài)更新有先有后的計數(shù)器，稱作異步計數(shù)器。

第37頁/共117頁2023/4/18386.3.1同步計數(shù)器

返回同步計數(shù)器中，各觸發(fā)器的翻轉(zhuǎn)與時鐘脈沖同步。同步計數(shù)器的工作速度較快，工作頻率也較高。

1．同步二進制加法計數(shù)器（1）設計思想：①所有觸發(fā)器的時鐘控制端均由計數(shù)脈沖CLK輸入，CLK的每一個觸發(fā)沿都會使所有的觸發(fā)器狀態(tài)更新。②應控制觸發(fā)器的輸入端，可將觸發(fā)器接成T觸發(fā)器。

當?shù)臀徊幌蚋呶贿M位時，令高位觸發(fā)器的T＝0，觸發(fā)器狀態(tài)保持不變；當?shù)臀幌蚋呶贿M位時，令高位觸發(fā)器的T=1，觸發(fā)器翻轉(zhuǎn)，計數(shù)加1。

第38頁/共117頁2023/4/18394位同步二進制加法計數(shù)器T0=J0=K0=1T1=J1=K1=Q0

T2=J2=K2=Q1Q0T3=J3=K3=Q2Q1Q0第39頁/共117頁2023/4/1840

4位二進制加法計數(shù)器的狀態(tài)轉(zhuǎn)換表CLK順序Q3

Q2

Q1

Q000000100012001030011401005010160110701118100091001101010111011121100131101141110151111160000狀態(tài)轉(zhuǎn)換圖第40頁/共117頁2023/4/18414位同步二進制加法計數(shù)器的時序圖仿真

若計數(shù)脈沖頻率為f0，則Q0、Q1、Q2、Q3端輸出脈沖的頻率依次為f0的1/2、1/4、1/8、1/16。因此又稱為分頻器。第41頁/共117頁2023/4/18424位集成二進制同步加法計數(shù)器74LS161/163預置數(shù)控制端數(shù)據(jù)輸入端異步復位端工作狀態(tài)控制端進位輸出(a)引腳排列圖第42頁/共117頁2023/4/18434位同步二進制計數(shù)器74161功能表74161具有異步清零和同步置數(shù)功能.第43頁/共117頁2023/4/18444位同步二進制計數(shù)器74163功能表74163具有同步清零和同步置數(shù)功能.74LS163的引腳排列和74LS161相同，不同之處是74LS163采用同步清零方式。第44頁/共117頁2023/4/18452．同步二進制減法計數(shù)器（1）設計思想：

①所有觸發(fā)器的時鐘控制端均由計數(shù)脈沖CLK輸入，CLK的每一個觸發(fā)沿都會使所有的觸發(fā)器狀態(tài)更新。②應控制觸發(fā)器的輸入端，可將觸發(fā)器接成T觸發(fā)器。

當?shù)臀徊幌蚋呶唤栉粫r，令高位觸發(fā)器的T＝0，觸發(fā)器狀態(tài)保持不變；當?shù)臀幌蚋呶唤栉粫r，令高位觸發(fā)器的T=1，觸發(fā)器翻轉(zhuǎn)，計數(shù)減1。

第45頁/共117頁2023/4/18463．同步二進制減法計數(shù)器4位同步二進制減法計數(shù)器第46頁/共117頁2023/4/18474位二進制減法計數(shù)器的狀態(tài)轉(zhuǎn)換表CLK順序Q3

Q2

Q1

Q000000111112111031101411005101161010710018100090111100110110101120100130011140010150001160000第47頁/共117頁2023/4/18484位集成二進制同步可逆計數(shù)器74LS191預置數(shù)控制端使能端加／減控制端串行時鐘輸出第48頁/共117頁2023/4/18494位同步二進制可逆計數(shù)器74LS191功能表74LS191具有異步置數(shù)功能.第49頁/共117頁2023/4/1850111011101110001000100第50頁/共117頁2023/4/1851雙時鐘加/減計數(shù)器74LS19374LS193具有異步清零和異步置數(shù)功能.第51頁/共117頁2023/4/18522、同步十進制計數(shù)器同步十進制加法計數(shù)器:在同步二進制加法計數(shù)器基礎上修改而來.同步十進制加法計數(shù)器74LS160與74LS161邏輯圖和功能表均相同,所不同的是74LS160是十進制而74LS161是十六進制。第52頁/共117頁2023/4/1853同步十進制可逆計數(shù)器也有單時鐘和雙時鐘兩種結(jié)構(gòu)形式。屬于單時鐘的有74LS190等，屬于雙時鐘的有74LS192等。74LS190與74LS191邏輯圖和功能表均相同；74LS192與74LS193邏輯圖和功能表均相同。第53頁/共117頁2023/4/1854異步計數(shù)器的計數(shù)脈沖沒有加到所有觸發(fā)器的CLK端。

當計數(shù)脈沖到來時，各觸發(fā)器的翻轉(zhuǎn)時刻不同。

分析時，要特別注意各觸發(fā)器翻轉(zhuǎn)所對應的有效時鐘條件。異步二進制計數(shù)器是計數(shù)器中最基本最簡單的電路，它一般由接成計數(shù)型的觸發(fā)器連接而成，計數(shù)脈沖加到最低位觸發(fā)器的CLK端，低位觸發(fā)器的輸出Q作為相鄰高位觸發(fā)器的時鐘脈沖。6.3.2

異步計數(shù)器返回第54頁/共117頁2023/4/18551．異步二進制加法計數(shù)器

必須滿足二進制加法原則：逢二進一（1+1=10，即Q由1→0時有進位。）組成二進制加法計數(shù)器時，各觸發(fā)器應當滿足：

①每輸入一個計數(shù)脈沖，觸發(fā)器應當翻轉(zhuǎn)一次（即用T′觸發(fā)器）；②當?shù)臀挥|發(fā)器由1變?yōu)?時，應輸出一個進位信號加到相鄰高位觸發(fā)器的計數(shù)輸入端。

第55頁/共117頁2023/4/18563位異步二進制加法計數(shù)器仿真

（1）JK觸發(fā)器構(gòu)成的3位異步二進制加法計數(shù)器（用CLK脈沖下降沿觸發(fā)）①電路組成

②工作原理第56頁/共117頁2023/4/1857③計數(shù)器的狀態(tài)轉(zhuǎn)換表

3位二進制加法計數(shù)器狀態(tài)轉(zhuǎn)換表CLK順序Q2Q1Q0等效十進制數(shù)000001001120102301134100451015611067111780000第57頁/共117頁2023/4/1858④時序圖

3位二進制加法計數(shù)器的時序圖第58頁/共117頁2023/4/1859⑤狀態(tài)轉(zhuǎn)換圖

3位二進制加法計數(shù)器的狀態(tài)轉(zhuǎn)換圖圓圈內(nèi)表示Q2Q1Q0的狀態(tài)用箭頭表示狀態(tài)轉(zhuǎn)換的方向第59頁/共117頁2023/4/1860⑥結(jié)論

如果計數(shù)器從000狀態(tài)開始計數(shù)，在第八個計數(shù)脈沖輸入后，計數(shù)器又重新回到000狀態(tài)，完成了一次計數(shù)循環(huán)。所以該計數(shù)器是八進制加法計數(shù)器或稱為模8加法計數(shù)器。如果計數(shù)脈沖CLK的頻率為f0，那么Q0輸出波形的頻率為1/2f0，Q1輸出波形的頻率為1/4f0，Q2輸出波形的頻率為1/8f0。這說明計數(shù)器除具有計數(shù)功能外，還具有分頻的功能。第60頁/共117頁2023/4/18612．異步二進制減法計數(shù)器必須滿足二進制數(shù)的減法運算規(guī)則：0-1不夠減，應向相鄰高位借位，即10-1＝1。

組成二進制減法計數(shù)器時，各觸發(fā)器應當滿足：

①每輸入一個計數(shù)脈沖，觸發(fā)器應當翻轉(zhuǎn)一次（即用T′觸發(fā)器）；②當?shù)臀挥|發(fā)器由0變?yōu)?時，應輸出一個借位信號加到相鄰高位觸發(fā)器的計數(shù)輸入端。

第61頁/共117頁2023/4/18623位異步二進制減法計數(shù)器邏輯圖仿真

（1）JK觸發(fā)器組成的3位異步二進制減法計數(shù)器（用CLK脈沖下降沿觸發(fā)）。第62頁/共117頁2023/4/18633位二進制減法計數(shù)器狀態(tài)表

CLK順序Q2Q1Q0等效十進制數(shù)000001111721106310154100450113601027001180000第63頁/共117頁2023/4/1864

3位異步二進制減法計數(shù)器的狀態(tài)轉(zhuǎn)換圖圓圈內(nèi)表示Q2Q1Q0的狀態(tài)用箭頭表示狀態(tài)轉(zhuǎn)換的方向第64頁/共117頁2023/4/1865第65頁/共117頁2023/4/1866異步二進制計數(shù)器的構(gòu)成方法可以歸納為：①

N位異步二進制計數(shù)器由N個計數(shù)型（T′）觸發(fā)器組成。②若采用下降沿觸發(fā)的觸發(fā)器加法計數(shù)器的進位信號從Q端引出減法計數(shù)器的借位信號從Q’端引出若采用上升沿觸發(fā)的觸發(fā)器加法計數(shù)器的進位信號從Q’端引出減法計數(shù)器的借位信號從Q端引出

N位二進制計數(shù)器可以計2N個數(shù)，所以又可稱為2N進制計數(shù)器。第66頁/共117頁2023/4/18673、異步十進制計數(shù)器異步二－五－十進制計數(shù)器74LS290置0端置9端第67頁/共117頁2023/4/1868

若計數(shù)脈沖由CLK0端輸入，輸出由Q0端引出，即得到二進制計數(shù)器；若計數(shù)脈沖由CLK1端輸入，輸出由Q1～Q3引出，即是五進制計數(shù)器；若將CLK1與Q0相連，同時以CLK0為輸入端，輸出由Q0～Q3引出，則得到8421碼十進制計數(shù)器。第68頁/共117頁2023/4/186974LS290功能表第69頁/共117頁2023/4/1870缺點：（1）工作頻率較低；（2）在電路狀態(tài)譯碼時存在競爭－冒險現(xiàn)象。異步計數(shù)器特點優(yōu)點：結(jié)構(gòu)簡單第70頁/共117頁2023/4/18716.4.2

異步計數(shù)器6.4.1

同步計數(shù)器6.4任意進制計數(shù)器

返回結(jié)束放映第71頁/共117頁2023/4/1872復習如果計數(shù)脈沖CP的頻率為f0，希望得到八分頻的輸出波形，需幾進制計數(shù)器？異步二進制計數(shù)器的構(gòu)成方法？第72頁/共117頁2023/4/1873

利用現(xiàn)有的N進制計數(shù)器構(gòu)成任意進制（M）計數(shù)器時，如果M<N，則只需一片N進制計數(shù)器；如果M>N，則要多片N進制計數(shù)器。實現(xiàn)方法反饋置零法（復位法）反饋置數(shù)法（置位法）6.5任意進制計數(shù)器

任意進制計數(shù)器是指計數(shù)器的模N不等于2n的計數(shù)器。第73頁/共117頁2023/4/1874置零法：適用于有清零輸入端的集成計數(shù)器。原理是不管輸出處于哪一狀態(tài)，只要在清零輸入端加一有效電平電壓，輸出會立即從那個狀態(tài)回到0000狀態(tài)，清零信號消失后，計數(shù)器又可以從0000開始重新計數(shù)。

第74頁/共117頁2023/4/1875置數(shù)法：適用于具有預置功能的集成計數(shù)器。對于具有預置數(shù)功能的計數(shù)器而言，在其計數(shù)過程中，可以將它輸出的任意一個狀態(tài)通過譯碼，產(chǎn)生一個預置數(shù)控制信號反饋至預置數(shù)控制端，在下一個CLK脈沖作用后，計數(shù)器會把預置數(shù)輸入端D0D1D2D3的狀態(tài)置入輸出端。預置數(shù)控制信號消失后，計數(shù)器就從被置入的狀態(tài)開始重新計數(shù)。第75頁/共117頁2023/4/1876例利用74LS160實現(xiàn)同步的六進制計數(shù)器置零法74LS160具有異步清零功能Q3Q2Q1Q00000000100100011010001010110當M<N時，一片N進制計數(shù)器即可實現(xiàn)第76頁/共117頁2023/4/187711CLK110

當計數(shù)器記成Q3Q2Q1Q0＝0110時，與非門輸出低電平信號給端，將計數(shù)器置零。置零信號不是一個穩(wěn)定的狀態(tài),持續(xù)時間很短，有可能導致電路誤動作。第77頁/共117頁2023/4/1878改進電路第78頁/共117頁2023/4/1879置數(shù)法74LS160具有同步置數(shù)功能Q3Q2Q1Q0000000010010001101000101第79頁/共117頁2023/4/188011CLK110LD′=0后，還要等下一個CLK信號到來時才置入數(shù)據(jù)，而這時LD′=0的信號以穩(wěn)定地建立了，提高了可靠性。第80頁/共117頁2023/4/18811、用同步清零端或置數(shù)端歸零構(gòu)成N進置計數(shù)器2、用異步清零端或置數(shù)端歸零構(gòu)成N進置計數(shù)器（1）寫出狀態(tài)SN-1的二進制代碼。（2）求歸零邏輯，即求同步清零端或置數(shù)控制端信號的邏輯表達式。（3）畫連線圖。（1）寫出狀態(tài)SN的二進制代碼。（2）求歸零邏輯，即求異步清零端或置數(shù)控制端信號的邏輯表達式。（3）畫連線圖?？偨Y(jié)：利用集成計數(shù)器的清零端和置數(shù)端實現(xiàn)歸零，從而構(gòu)成按自然態(tài)序進行計數(shù)的N進制計數(shù)器的方法。在前面介紹的集成計數(shù)器中，清零、置數(shù)均采用同步方式的有74LS163；均采用異步方式的有74LS193、74LS197、74LS192；清零采用異步方式、置數(shù)采用同步方式的有74LS161、74LS160；有的只具有異步清零功能，如CC4520、74LS190、74LS191；74LS90則具有異步清零和異步置9功能。第81頁/共117頁2023/4/1882用74LS163來構(gòu)成一個十二進制計數(shù)器。（1）寫出狀態(tài)SN-1的二進制代碼。（3）畫連線圖。SN-1＝S12-1＝S11＝1011（2）求歸零邏輯。例同步置數(shù)D0～D3必須接地第82頁/共117頁2023/4/1883同步清零D0～D3可以隨意處理采用同步清零第83頁/共117頁2023/4/1884用74LS161來構(gòu)成一個十二進制計數(shù)器。SN＝S12＝1100例D0～D3可隨意處理第84頁/共117頁2023/4/1885例：試分析當A=0和A=1時，電路分別實現(xiàn)幾進制解：第85頁/共117頁2023/4/1886當A=1時其狀態(tài)轉(zhuǎn)換圖如下：構(gòu)成十二進制計數(shù)器第86頁/共117頁2023/4/1887當A=0時其狀態(tài)轉(zhuǎn)換圖如下：構(gòu)成十進制計數(shù)器第87頁/共117頁2023/4/1888當M>N時，需用多片N進制計數(shù)器組合實現(xiàn)串行進位方式、并行進位方式、整體置零方式、整體置數(shù)方式若M可分解為M=N1×N2(N1、N2均小于N），可采用連接方式有：

若M為大于N的素數(shù)，不可分解，則其連接方式只有：整體置零方式、整體置數(shù)方式第88頁/共117頁2023/4/1889串行進位方式：以低位片的進位信號作為高位片的時鐘輸入信號。并行進位方式：以低位片的進位信號作為高位片的工作狀態(tài)控制信號。整體置零方式：首先將兩片N進制計數(shù)器按最簡單的方式接成一個大于M進制的計數(shù)器，然后在計數(shù)器記為M狀態(tài)時使RD′=0，將兩片計數(shù)器同時置零。整體置數(shù)方式：首先將兩片N進制計數(shù)器按最簡單的方式接成一個大于M進制的計數(shù)器，然后在某一狀態(tài)下使LD′=0，將兩片計數(shù)器同時置數(shù)成適當?shù)臓顟B(tài)，獲得M進制計數(shù)器。第89頁/共117頁2023/4/1890例：用兩片同步十進制計數(shù)器接成百進制計數(shù)器.解：①并行進位方式低位片高位片在計到1001以前，C＝0，高位片保持原狀態(tài)不變在計到1001時，C＝1，高位片在下一個CLK加一并行進位方式第90頁/共117頁2023/4/1891②串行進位方式低位片高位片2片都處于計數(shù)狀態(tài)，當出現(xiàn)1001時，C=1下一個時鐘到來（1）片為0000，（2）計入1第91頁/共117頁2023/4/1892例：用兩片74LS160接成二十九進制計數(shù)器.解：①整體置零方式10010010第92頁/共117頁2023/4/1893②整體置數(shù)方式10000010第93頁/共117頁2023/4/1894四、移位寄存器型計數(shù)器環(huán)形計數(shù)器結(jié)構(gòu)特點:D0=Q3CLK第94頁/共117頁2023/4/1895狀態(tài)轉(zhuǎn)換圖:構(gòu)成四進制計數(shù)器,不能自啟動.第95頁/共117頁2023/4/1896能自啟動的環(huán)形計數(shù)器:第96頁/共117頁2023/4/1897狀態(tài)轉(zhuǎn)換圖：n位移位寄存器構(gòu)成的環(huán)形計數(shù)器只有n個有效狀態(tài)，有2n-n個無效狀態(tài)。第97頁/共117頁2023/4/1898扭環(huán)形計數(shù)器(約翰遜計數(shù)器)結(jié)構(gòu)特點:D0=Q’3第98頁/共117頁2023/4/1899狀態(tài)轉(zhuǎn)換圖：第99頁/共117頁2023/4/18100能自啟動的扭環(huán)形計數(shù)器:第100頁/共117頁2023/4/18101狀態(tài)轉(zhuǎn)換圖：n位移位寄存器構(gòu)成的扭環(huán)形計數(shù)器有2n個有效狀態(tài)，有2n-2n個無效狀態(tài)。第101頁/共117頁2023/4/181026.6.3時序邏輯電路的設計方法時序電路的設計步驟：根據(jù)設計要求畫原始狀態(tài)圖最簡狀態(tài)圖畫電路圖檢查電路能否自啟動1246選觸發(fā)器，求時鐘、輸出、狀態(tài)、驅(qū)動方程5狀態(tài)分配3化簡確定輸入、輸出變量及狀態(tài)數(shù)2n-1<M≤2n第102頁/共117頁2023/4/18103例1、設計一個帶有進位輸出端的十三進制計數(shù)器.解：該電路不需輸入端,有進位輸出用C表示，規(guī)定有進位輸出時C=1，無進位輸出時C=0。十三進制計數(shù)器應該有十三個有效狀態(tài)，分別用S0、S1、…S12表示。畫出其狀態(tài)轉(zhuǎn)換圖：1建立原始狀態(tài)圖第103頁/共117頁2023/4/18104狀態(tài)轉(zhuǎn)換圖不需化簡。因為23<13<24，因此取觸發(fā)器位數(shù)n=4。對狀態(tài)進行編碼，得到狀態(tài)轉(zhuǎn)化表如下：狀態(tài)化簡2狀態(tài)分配3第104頁/共117頁2023/4/18105電路次態(tài)/輸出（）的卡諾圖4選觸發(fā)器，求時鐘、輸出、狀態(tài)、驅(qū)動方程第105頁/共117頁2023/4/18106狀態(tài)方程：第106頁/共117頁2023/4/18107

若選用4個JK觸發(fā)器，需將狀態(tài)方程變換成JK觸發(fā)器特性方程的標準形式，即Q*=JQ′+K′Q,找出驅(qū)動方程。第107頁/共117頁2023/4/18108比較得到觸發(fā)器的驅(qū)動方程：第108頁/共117頁2023/4/18109畫電路圖5第10