6位數(shù)字頻率計(jì)

-.z數(shù)字頻率計(jì)目錄目錄一、設(shè)計(jì)任務(wù)書(shū)二、設(shè)計(jì)框圖及整體概述三、各單元電路的設(shè)計(jì)方案及原理說(shuō)明四、結(jié)果分析五、體會(huì)和總結(jié)附錄一、電路設(shè)計(jì)總圖附錄二、50MHz變成2Hz的模塊VHDL語(yǔ)言源程序附錄三、FPGA實(shí)驗(yàn)開(kāi)發(fā)板EP2C5T144C8芯片管腳鎖定表第頁(yè)一、設(shè)計(jì)任務(wù)書(shū)設(shè)計(jì)一個(gè)6位數(shù)字頻率計(jì)，測(cè)量*圍為000000~999999；應(yīng)用QuartusII_7.2以自底向上層次化設(shè)計(jì)的方式設(shè)計(jì)電路原理圖；應(yīng)用FPGA實(shí)驗(yàn)開(kāi)發(fā)板下載設(shè)計(jì)文件，實(shí)現(xiàn)電路的功能。二、設(shè)計(jì)框圖及整體概述1.設(shè)計(jì)框圖2、主要芯片及作用T觸發(fā)器：將2HZ的頻率翻轉(zhuǎn)成1HZ。74192：1個(gè)74HC192能實(shí)現(xiàn)0~9的計(jì)數(shù)功能，6個(gè)74HC192可以連成0~999999的計(jì)數(shù)。74374：是8位的鎖存器，可以選用3個(gè)來(lái)設(shè)計(jì)24位的鎖存器。74374將計(jì)數(shù)器輸出的測(cè)量數(shù)據(jù)暫時(shí)儲(chǔ)存起來(lái)，并提供應(yīng)數(shù)碼管顯示。7448：是BCD—7段譯碼器，用來(lái)顯示測(cè)量結(jié)果。3、設(shè)計(jì)原理說(shuō)明數(shù)字頻率計(jì)是專(zhuān)門(mén)用于測(cè)量交流信號(hào)周期變化速度的一種儀器，頻率的定義是每秒時(shí)間內(nèi)交流信號(hào)〔電壓或電流〕發(fā)生周期性變化的次數(shù)。因此頻率計(jì)的任務(wù)就是要在1秒鐘時(shí)間內(nèi)數(shù)出交流信號(hào)從低電平到高電平變化的次數(shù)，并將測(cè)得的數(shù)據(jù)通過(guò)數(shù)碼管顯示出來(lái)。50MHz時(shí)鐘信號(hào)通過(guò)模塊VHDL語(yǔ)言源程序變成2Hz的時(shí)鐘信號(hào)，通過(guò)T觸發(fā)器將2HZ翻轉(zhuǎn)成1HZ，1HZ經(jīng)過(guò)分頻產(chǎn)生3個(gè)電平信號(hào)，1秒脈寬的高電平提供應(yīng)計(jì)數(shù)器工作；1秒脈寬的高電平提供應(yīng)鎖存器工作；0.5秒脈寬的高電平用于計(jì)數(shù)器清零。有了這三個(gè)電平信號(hào)，就可以用6片74192工作來(lái)計(jì)數(shù)000000~999999，74374用來(lái)鎖存計(jì)數(shù)器輸出的測(cè)量數(shù)據(jù)，再用7448譯碼器來(lái)顯示出來(lái)。三、各單元電路的設(shè)計(jì)方案及原理說(shuō)明1.時(shí)鐘分頻模塊時(shí)鐘分頻原理圖原理：50MHz時(shí)鐘信號(hào)通過(guò)模塊VHDL語(yǔ)言源程序變成2Hz的時(shí)鐘信號(hào)。將T觸發(fā)器的T端接高電平，T觸發(fā)器則轉(zhuǎn)化為T(mén)’觸發(fā)器，2HZ的脈沖通過(guò)它變?yōu)?HZ。2.時(shí)序產(chǎn)生模塊時(shí)序產(chǎn)生原理圖原理：脈沖通過(guò)T’觸發(fā)器再次翻轉(zhuǎn)后又變?yōu)?.5HZ，EN就是觸發(fā)器Q輸出的脈沖，得到1秒脈寬的高電平，提供應(yīng)計(jì)數(shù)模塊工作；CLK是觸發(fā)器Q輸出的脈沖經(jīng)過(guò)非門(mén)之后的脈沖，也得到1秒脈寬的高電平，提供應(yīng)鎖存模塊工作；CLR是經(jīng)過(guò)非門(mén)之后的脈沖和1HZ的脈沖經(jīng)過(guò)非門(mén)之后再經(jīng)過(guò)與門(mén)之后輸出的脈沖，所以當(dāng)輸入的1HZ脈沖為低電平和CLK的脈沖為高電平時(shí)為高電平，得到0.5秒脈寬的高電平，用于計(jì)數(shù)器清零。1Hz的時(shí)鐘經(jīng)過(guò)分頻產(chǎn)生以下3個(gè)電平信號(hào)：1秒脈寬的高電平，提供應(yīng)計(jì)數(shù)模塊工作；1秒脈寬的高電平，提供應(yīng)鎖存模塊工作；0.5秒脈寬的高電平，用于計(jì)數(shù)器清零。3．6位十進(jìn)制計(jì)數(shù)模塊6位十進(jìn)制計(jì)數(shù)原理圖原理：將74192的UP端接脈沖〔該脈沖由EN和外來(lái)脈沖CLK通過(guò)與門(mén)得到，當(dāng)EN和CLK脈沖都為高電平時(shí)得到〕，DN端接高電平為加法器，將CON端接下一個(gè)74192的UP端，進(jìn)展進(jìn)位。1個(gè)74HC192能實(shí)現(xiàn)0~9的計(jì)數(shù)功能，取6個(gè)74HC192可以連成0~999999的計(jì)數(shù)。工作時(shí)，當(dāng)外來(lái)脈沖停頓或EN為0，CLK為1，CLR為1，計(jì)數(shù)器停頓計(jì)數(shù)，同時(shí)CLR工作，數(shù)據(jù)清零。4.24位數(shù)據(jù)鎖存模塊24位數(shù)據(jù)鎖存原理圖原理：74374是三態(tài)反相八D鎖存器，有一個(gè)被測(cè)信號(hào)輸入端CLK，OEN是輸入使能端，低電平有效，所以要接地。由于要鎖存24位，則要用3片74374鎖存器，就是將6片74192輸出的測(cè)量數(shù)據(jù)都鎖存起來(lái)，則將74374的八個(gè)輸入端分成2組。當(dāng)ＣＬＫ為高電平時(shí)鎖存器工作，將數(shù)據(jù)鎖定，將計(jì)數(shù)器輸出的測(cè)量數(shù)據(jù)暫存起來(lái)，并提供應(yīng)數(shù)碼管顯示。5.數(shù)碼管譯碼模塊數(shù)碼管譯碼原理圖原理：７４４８是共陰數(shù)碼管，高電平驅(qū)動(dòng)。LTN是測(cè)試燈。ＲＢＩＮ，ＢＩＮ是消影，低電平有效所以都接高電平。頻率器是要用6個(gè)共陰數(shù)碼管來(lái)顯示的，但開(kāi)發(fā)的FPGA實(shí)驗(yàn)板上有4個(gè)數(shù)碼管已經(jīng)配置好CD4511譯碼器，剩下的兩個(gè)是7位二進(jìn)制直接驅(qū)動(dòng)的，因此只需要將鎖存器輸出的4位二進(jìn)制數(shù)進(jìn)展譯碼，就選用了２個(gè)7448譯碼器，四、結(jié)果分析各個(gè)模塊分別編譯成功后，新建一個(gè)文件夾，將各模塊有用的文件參加新建的文件夾中。然后重新建立工程，畫(huà)出電路設(shè)計(jì)總圖，編譯成功后，將原理圖中各個(gè)引腳與FPGA實(shí)驗(yàn)開(kāi)發(fā)板EP2C5T144C8芯片管腳鎖定表中相符編寫(xiě)好，再編譯一次成功后下載到實(shí)驗(yàn)開(kāi)發(fā)板進(jìn)展測(cè)試。測(cè)試時(shí)選擇不同的頻率，使數(shù)碼管從0~999999顯示。如果數(shù)碼管顯示位置與顯示器位置不同，則問(wèn)題可能是各模塊之間連接出錯(cuò)，或芯片管教編錯(cuò)。假設(shè)顯示器顯示都為零，則可能是時(shí)鐘分頻模塊或時(shí)序模塊出錯(cuò)，或是*處引腳沒(méi)編號(hào)。五、體會(huì)和總結(jié)一周的數(shù)電課程設(shè)計(jì)課，讓我學(xué)會(huì)了很多，使我更加了解了QuartusII_7.2軟件的功能及使用方法，同時(shí)也加深了自己對(duì)數(shù)電專(zhuān)業(yè)知識(shí)方面的認(rèn)識(shí)。剛開(kāi)場(chǎng)上課時(shí)，教師跟我們說(shuō)了這門(mén)課的要求是設(shè)計(jì)一個(gè)6位數(shù)字頻率計(jì)，我聽(tīng)了以后覺(jué)得很難，感覺(jué)無(wú)從下手。后來(lái)照著教師的要求，先畫(huà)一個(gè)設(shè)計(jì)草圖，考慮好用那些芯片，再分別用QuartusII_7.2軟件以自底向上層次化設(shè)計(jì)的方式設(shè)計(jì)電路的每個(gè)模塊，各模塊編譯仿真成功后，再把每個(gè)模塊連接起來(lái)，畫(huà)出電路總原理圖。在教師的帶著下，我經(jīng)過(guò)反復(fù)的練習(xí)，終于把6位數(shù)字頻率計(jì)設(shè)計(jì)好了。通過(guò)這一周的學(xué)習(xí)，我認(rèn)識(shí)到要設(shè)計(jì)一種東西，不僅需要掌握一定的知識(shí)，耐心和細(xì)心也是必不可少的。這次課程設(shè)計(jì)，同時(shí)也加強(qiáng)了我們動(dòng)手、思考和解決問(wèn)題的能力。附錄一：電路設(shè)計(jì)總圖附錄二、50MHz變成2Hz的模塊VHDL語(yǔ)言源程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;entityclk50Mto2Hzisport(clk50M:instd_logic;clk2Hz:outstd_logic);endclk50Mto2Hz;architectureaaofclk50Mto2Hzissignalcount_5000:integerrange0to4999;signalcount:integerrange0to2500;signalclk_10Khz,clk_2Hz:std_logic;beginprocess(clk50M)beginifclk50M'eventandclk50M='1'thenifcount_5000=4999thencount_5000<=0;clk_10Khz<='0';elsecount_5000<=count_5000+1;clk_10Khz<='1';endif;endif;endprocess;process(clk_10Khz) beginifclk_10Khz'eventandclk_10Khz='1'then ifcount=2499then count<=0; clk_2Hz<=notclk_2Hz; else count<=count+1; endif;endif;endprocess;clk2Hz<=clk_2Hz;endaa;附錄三、FPGA實(shí)驗(yàn)開(kāi)發(fā)板EP2C5T144C8芯片管腳鎖定表信號(hào)名符號(hào)FPGA引腳號(hào)信號(hào)名符號(hào)FPGA引腳號(hào)信號(hào)名符號(hào)FPGA引腳號(hào)數(shù)碼管7SLEDAAA0PIN103電平開(kāi)關(guān)SWSW0PIN70J4擴(kuò)展口J4-3PIN24AA1PIN104SW1PIN69J4-4PIN25AA2PIN112SW2PIN67J4-5PIN28AA3PIN113SW3PIN65J4-6PIN30AA4PIN114SW4PIN64J4-7PIN31AA5PIN115SW5PIN63J4-8PIN32AA6PIN118SW6PIN21J4-9PIN40數(shù)碼管7SLEDBBB0PIN119SW7PIN22J4-10PIN41BB1PIN120LED發(fā)光二極管LEDG0PIN86J4-11PIN42BB2PIN121LEDG1PIN79J4-12PIN43BB3PIN122LEDG2PIN76J4-13PIN44BB4PIN125LEDG3PIN75J4-14PIN45BB5PIN126LEDR0PIN74J4-15PIN47BB6PIN129LEDR1PIN73J4-16PIN48數(shù)碼管7SLEDCCC0PIN132LEDR2PIN72J4-17PIN51CC1PIN133LEDR3PIN71J4-18PIN52CC2PIN134高速D/A轉(zhuǎn)換器信號(hào)DACCLKPIN101J4-19PIN53CC3PIN135DACD7PIN100J4-20PIN55數(shù)碼管7SLEDDDD0PIN136DACD6PIN99J4-21PIN57DD1PIN137DACD5PIN97J4-22PIN58DD2PIN139DACD4PIN96J4-23PIN59