大規(guī)模集成電路 第4章 數(shù)字集成電路設計基礎2 (2)課件

4.2CMOS反相器

4.2.1反相器電路

1、電阻負載反相器（E/R）Ui為低時：驅(qū)動管截止，輸出為高電平：Uoh=UddUi=Udd時：輸出為低電平：

其中Rl為驅(qū)動管的導通電阻。為了使Uo足夠低，要求Rl與Rp應有合適的比例。因次，E/R反相器為有比反相器。2、增強型負載反相器（E/E）U2管柵極接UDD，等效負載電阻很小(1/gm2),增益很小，襯底接全電路的最低電位點(地)。因此U2管(也稱上拉管)存在背柵效應。當Ui=0時，U1管截止，輸出為高電平;當Ui=1時，U1管導通，輸出為低電平。3、耗盡負載反相器（E/D）U2管柵、源極之間短路，UGS2=0,等效負載約為rds2，阻值較大，增益也較大，U2管同樣存在背柵效應。當Ui=0時，U1管截止，輸出為高電平;當Ui=1時，U1管導通，輸出為低電平。

4.2.2CMOS反相器功耗1.靜態(tài)功耗PS當Ui=0時，U1截止，U2導通，Uo=UDD(“1”狀態(tài))。當Ui=UDD(“1”)時，U1導通，U2截止，Uo=0(“0”狀態(tài))。因此，無論Ui是“0”或“1”，總有一個管子是截止的，ID=0故靜態(tài)功耗PS=ID×UDD=02.動態(tài)功耗(瞬態(tài)功耗)PD1)對負載電容CL充放電的動態(tài)功耗PD1——交流開關功耗如圖所示，設輸入信號Ui為理想方波。當Ui由“0”→“1”時，輸出電壓Uo由“1”→“0”,U1導通，U2截止，IDN使CL放電(反充電)，Uo下降。當Ui由“1”→“0”時，輸出電壓Uo由“0”→“1”，U1截止，U2導通，IDP給CL充電，Uo上升。因此，在輸入信號變化的一段時間內(nèi)，管子存在電流和電壓，故有功率損耗。2.動態(tài)功耗(瞬態(tài)功耗)PD

2)一周內(nèi)CL充放電使管子產(chǎn)生的平均功耗

式中Tc為輸入信號周期。(4-5a)(4-5b)

3)Ui為非理想階躍波形時引入的動態(tài)功耗PD2——直流開關功耗

當輸入信號不是理想階躍變化時，對NMOS管，UGSN=Ui,則(1)當UGSN=Ui<UTHN時，NMOS管截止;(2)當UGSN=Ui>UTHN時，NMOS導通。

對PMOS管，UGSP=Ui-UDD,則(1)當|UGSP|=|Ui-UDD|<|UTHP|時，PMOS管截止；(2)當|UGSP|=|Ui-UDD|>|UTHP|時，

PMOS管導通。

3)Ui為非理想階躍波形時引入的動態(tài)功耗PD2——直流開關功耗

在t1～t2，t3～t4時間段內(nèi)，NMOS管和PMOS管同時導通，iDN=iDP≠0,UDSN、UDSP也不為0，產(chǎn)生瞬態(tài)功耗PD2，該電流貫穿NMOS管和PMOS。設電流峰值為IDM，其平均電流近似為IDM/2,那么，電源供給的平均功率(也就是管子消耗的平均功率)為總的反相器功耗PD=PD1+PD2

由以上分析可得結(jié)論：要降低功耗，必須要按比例減小管子的尺寸(CL減小)，特別是減小供電電壓UDD。VIN

(V)VOUT(V)NMOS截止PMOS線性NMOS飽和PMOS線性NMOS飽和PMOS飽和NMOS線性PMOS飽和NMOS線性PMOS截止abcdefVout=Vin-VTHNVout=Vin-VTHP4.2.3CMOS反相器的直流傳輸特性

隨著Ui由小變大(0→UDD)，反相器的工作狀態(tài)可分為5個階段來描述電流方程如下：設VTP=-VTNVTN<VIN<VOUT+VTP時：N管飽和，P管線性由In=-Ip得：如圖b—c段0≤VIN≤VTN時：N管截止P管線性（VIN<VTN）P管無損地將VDD傳送到輸出端：VOUT=VDD，如圖a－b段。1.AB段2.BC段VDD+VTP≤VIN≤VDD時：N管線性P管截止VOUT=0如圖e—f段。CMOS反相器有以下優(yōu)點：(1)傳輸特性理想，過渡區(qū)比較陡(2)邏輯擺幅大：Voh=VDD,Vol=0(3)一般VTH位于電源VDD的中點，即VTH=VDD/2，因此噪聲容限很大。(4)只要在狀態(tài)轉(zhuǎn)換為b－e段時兩管才同時導通，才有電流通過，因此功耗很小。(5)CMOS反相器是無比（Ratio-Less）電路，利用P、N管交替通、斷來獲取輸出高、低電壓的，而不象單管那樣為保證Vo足夠低而確定P、N管的尺寸。

5.EF段

4.2.4CMOS反相器的噪聲容限

所謂噪聲容限，是指電路在噪聲干擾下，邏輯關系發(fā)生偏離(誤動作)的最大允許值。若輸入信號中混入了干擾，當此干擾大過反相器輸入電壓閾值時，則使原本應該是高電平的輸出信號翻轉(zhuǎn)為低電平，或使原本應該是低電平的輸出信號翻轉(zhuǎn)為高電平。

以輸入閾值電壓UiT為界，則低端的噪聲容限為UNL，高端的噪聲容限為UNH，有UNL=UiTUNH=UDD-UiT若要使高端噪聲容限和低端噪聲容限相等，即

UNL=UNH

稱此時的噪聲容限為最佳噪聲容限。從式若P管閾值電壓UTHP與N管閾值電壓UTHN相等，則得

βN=βP導電因子要求P管的尺寸比N管大2～4倍

噪聲容限的另一種定義是以兩個單位增益點為界，此時，低電平噪聲容限和高電平噪聲容限的規(guī)定將更為嚴格，且有βN=βP,的反相器版圖,βN>βP的反相器版圖4.2.5CMOS反相器的門延遲、級聯(lián)以及互連線產(chǎn)生的延遲

1.CMOS反相器的延遲分析模型用于CMOS反相器延遲分析的RC模型如圖所示，將管子導通時的電流電壓關系等效為一個電阻，其中RP表示P管導通時的等效電阻，RN表示N管導通時的等效電阻；RL為連線電阻，CL為負載電容。如果反相器級聯(lián)，那么CL代表下一級反相器的輸入柵電容。

式中，飽和區(qū)電流Isat和線性區(qū)電流Ilin分別為RN和RP的比值因為電阻與電流成反比，在電源電壓和閾值電壓相同的條件下，電流與導電因子βN(或βP)成正比，故所以近似式同等尺寸下的N管和P管等效電阻2)tr、tf的計算CL充電期Uo(t)表達式為

CL放電期Uo(t)表達式為根據(jù)tr和tf的定義，得tr=2.2RPCL

tf=2.2RNCL

3)非門延遲時間td的計算非門延遲時間分上升延遲時間tdr和下降延遲時間tdf,總的平均延遲時間td為

如果輸入為理想階躍波形，那么經(jīng)過一級非門以后其延遲時間為

式中tr為反相器的上升時間,tf為反相器的下降時間。經(jīng)過兩級反相器的延遲時間為4.連線延遲

采用多晶硅做連線時，可將其等效為若干段分布RC網(wǎng)絡的級聯(lián)，使信號傳輸速度下降，產(chǎn)生延遲，如圖所示。

連線產(chǎn)生的延遲近似為式中：r—單位長度連線電阻；C—連線分布電容；l—連線長度。

連線延遲原理圖物理上的連線金屬：Al、Cu多晶硅，硅化物發(fā)送器接受器可忽略延遲效應的最大允許長度5.邏輯扇出延遲

如果一個反相器同時驅(qū)動多個反相器，稱之為門的扇出，扇出系數(shù)F0表示被驅(qū)動的門數(shù)，如圖所示。

所有扇出門的輸入電容并聯(lián)作為驅(qū)動門的負載電容CL，故CL增大了，門的延遲時間也將增大，而且互連線的影響也變大，其延遲時間可近似為