數(shù)字邏輯組合邏輯電路

第三章組合邏輯電路3.4組合邏輯器件3.3組合邏輯電路的等價變換3.2組合邏輯設計3.1組合邏輯分析組合邏輯的概念組合邏輯：

由各種門電路組合而成且無反饋的邏輯電路，稱為組合邏輯電路，簡稱組合邏輯。3.1組合邏輯分析任務:根據(jù)已知邏輯電路圖，找出組合邏輯電路的輸入與輸出關系，確定在什么樣的輸入取值組合下對應的輸出為１。步驟:3.1.1逐級電平推導法先假設輸出為邏輯1或0，然后逐級向前推導，直到確定輸入的邏輯值?！纠?】分析圖3.1所示電路的邏輯功能。解：假設F的輸出為1。F是門電路（4）的輸出，該門電路是與門；因此若F要輸出1，兩個輸入N和C必須同時為1.，即：N=1并且C=1；再往前推導：若使得N=1，則或非門（3）的兩個輸入必須同時為0，即：M1=0并且M2=0；M1、M2是第一級兩個非門的輸出。顯然：若要M1=0，必須A=1；若要M2=0，必須B=1；綜合以上條件，若要F輸出為1，必須同時滿足：A=1B=1C=1；因此電路邏輯功能為：F=ABC；【例2】分析圖(a)所示的邏輯電路

解：設F=1,則X1=0或X2=0。若X1=0,則A=B=1;若X2=0,則A=B=0

所以,電路的功能是判斷輸入是否相同，此電路可以用一個同或門取代,如圖(b)所示。

3.1.2列寫布爾表達式法【例3】指出圖(a)中所示電路的邏輯功能。

解：可見，簡化后的電路是一個四輸入的或門。3.1.3數(shù)字波形圖分析法

這種方法是對邏輯門的所有輸入變量施以輸入波形，逐級畫出各個門電路的輸出波形，乃至畫出最后的輸出波形?！纠?】圖(a)所示的邏輯電路有A,B,C,D四個變量，輸入波形如圖(b)所示。畫出X１，X２，X３，X４及最后輸出F的數(shù)字波形圖?！纠?】畫出圖3.3所示電路的波形圖。3.1.4列寫邏輯電路真值表法

【例4】分析圖中所示電路的邏輯功能解:先寫出表達式并化簡功能說明：該電路完成的真值表如圖所示。

【例7】分析圖3.4所示電路的邏輯功能解：畫卡諾圖可知，上式是最簡式。真值表見書.列寫邏輯真值表法思路清晰，生成的布爾表達式簡潔清楚，并能夠通過對結果的分析化簡改進電路，是最常用的電路分析方法?！?-2組合邏輯設計組合邏輯電路的設計步驟邏輯問題的描述利用任意項的邏輯設計3.2.1組合邏輯電路的設計步驟

（1）什么是組合邏輯電路的設計？根據(jù)給定的邏輯命題，設計出能實現(xiàn)其功能的邏輯電路。（2）組合邏輯電路的設計步驟（3）組合邏輯電路的設計要求滿足速度要求，應使級數(shù)盡量少，以減少門電路的延遲。電路用最少的邏輯門(成本低)；最少的輸入端數(shù)；芯片間的連線最少(可靠性高)；3.2.2邏輯問題的描述邏輯問題的描述：將文字描述的設計要求抽象為一個邏輯表達式。通常的方法是：先建立輸入輸出邏輯變量的真值表，再由真值表寫出邏輯表達式。有些情況下，可由設計要求直接建立邏輯表達式。解：根據(jù)題意，解鎖信號在三種情況下的發(fā)出：(1)同時按“*”和“1”；(2)按“#”；(3)按“開機鍵”；【例8】設計一個手機解鎖快捷電路?？梢酝瑫r按“*”和“1”解鎖，也可以按“#”解鎖，開機時，開機鍵同時給出解鎖信號，手機開機以后即是已解鎖狀態(tài)。設電路輸出為解鎖信號F，F(xiàn)=1為有效解鎖信號，F(xiàn)=0無效；設電路輸入A、B、C、D分別對應“*”、“1”、“#”和“開機鍵”，按下對應鍵則輸入端輸入信號“1”，否則維持“0”。根據(jù)題意，邏輯函數(shù)為F=f（A、B、C、D）=AB+C+D【例9】設計一個多數(shù)表決電路，以判斷A、B、C三人中是否多數(shù)贊同。ABCF00000010010001111000101111011111（2）表達式（3）電路圖（略）解：（1）真值表【例10】設計一個猜拳游戲電路。兩個玩家可以選擇出錘子、剪刀、布。游戲規(guī)則是：剪刀克布、布克錘子、錘子克剪刀，被克的一方叛輸，若雙方相同，則叛平局。任一方玩家可隨時選擇復位，重新開始游戲，復位后，輸出狀態(tài)為平局。解：

(1）設計輸入編碼表。A1（B1）A2（B2）玩家選擇00游戲復位01錘子10剪刀11布表3.3猜拳游戲輸入編碼表表3.4猜拳游戲輸出編碼表F1F2游戲結果00平局01A勝10B勝11無關項（2）設計輸出編碼表

表3.5猜拳游戲真值表A選擇A1A2B選擇B1B2結果F1F2復位00**平局00**復位00平局00石頭01石頭01平局00石頭01剪刀10A勝01石頭01布11B勝10剪刀10石頭01B勝10剪刀10剪刀10平局00剪刀10布11A勝01布11石頭01A勝01布11剪刀10B勝10布11布11平局00(4）由卡諾圖得最簡表達式。(5）邏輯電路圖：(略)【例11】設計電路實現(xiàn)二位二進制數(shù)的加法運算。輸入輸出A1A0B1B0S2S1S00000000000100100100100011011010000101010100110011011110010000101001011101010010111011100011110110011101011111110解：（1）真值表設兩個二位二進制數(shù)是A1、A0和B1、B0，它們的和為三位二進制數(shù)S2、S1、S0，真值表如左：（2）由真值表可得：（3）利用卡諾圖化簡后可得：（4）畫邏輯電路圖（略）【例12】已知X=X1X2（即X1*2+X2=X），

Y=Y1Y2(即Y=2Y1+Y2)是兩個正整數(shù)，要求：寫出X>Y的邏輯表達式，設計判別X>Y的電路。解:判別電路示意圖（1）設X>Y時,F=1,X<=Y時,F=0（2）當X1=1,Y1=0時,X>Y,F=1

當X1=Y1時,若X2=1,Y2=0,

則X>Y,F=1

其它情況下,X<=Y,F=0

（3）由以上分析得X>Y的真值表。XYFX1X2Y1Y21φ0φ10100111101真值表表達式（4）畫邏輯圖(略)

【例13】某民航客機的安全起飛裝置在同時滿足下列條件時，發(fā)出允許滑跑信號：①發(fā)動機開關接通；②飛行員入座，且座位保險帶已扣上；③乘客入座，且座位保險帶已扣上，或座位上無乘客試寫出允許發(fā)出滑跑信號的邏輯表達式。解：該裝置的邏輯變量有：發(fā)動機啟動信號S（發(fā)動機啟動時S=1）飛行員入座信號A（飛行員入座時A=1）飛行員座位保險帶已扣上信號B（飛行員座位保險帶扣上時

B=1）乘客座位狀態(tài)信號M（有乘客時，Mi=1；無乘客時Mi=0，

i=1,2,3,…n）乘客座位保險帶扣上信號Ni（乘客座位保險帶扣上時，

Ni=1，i=1,2,…n）該裝置的輸出變量為F。當允許飛機滑跑的條件滿足時，

F=1邏輯表達式為：【例14】飛機有三個起落架A、B、C。當一個起落架放下時，它的傳感器產(chǎn)生低電平；當起落架收回時，它的傳感器產(chǎn)生高電平。在飛機著陸時，要求三個起落架都是放下的。如果三個起落架嚴格同時放下，則綠燈亮；如果有任何一個未放下，則紅色指示燈亮，駕駛員不能降落。試寫出紅燈亮和綠燈亮的邏輯表達式。解：紅燈亮表達式（只要有一個起落架未放下，則紅燈亮）

綠燈亮表達式3.2.3利用任意項的邏輯設計

任意項：在某些實際問題中，輸入變量的某些取值根本不會出現(xiàn)，或即使出現(xiàn)了也不予關心。這樣的取值稱為任意項，也稱為無關項。利用無關項可簡化邏輯設計?！纠?5】用與非門設計一個判別電路，以判斷8421碼所表示的十進制數(shù)之值是否大于等于5。解：（1）真值表（設8421碼為ABCD，輸出函數(shù)為F）ABCDF000000001000100001100100001011011010111110001100111010X1011X1100X1101X1110X1111X（2）表達式：（3）卡諾圖：

（4）與非門實現(xiàn)：

（5）電路（略）

【例16】設計一個比對電路，判斷幼兒園入園小朋友的年齡是否大于3歲。（注：幼兒園兒童年齡在2~6歲之間。）ABC兒童年齡F000不使用無關項001不使用無關項0102歲00113歲01004歲11015歲11106歲1111不使用無關項解：（1）真值表（2）由卡諾圖得最簡表達式F=A；（3）畫出邏輯電路圖：（略）【例13】如圖3.6所示，太陽能熱水器戶外水箱中有低、中、高3個水位感應裝置，3根信號線分別將它們與編碼器連接，對用戶輸入進行編碼后，將水位信號輸出至戶內的控制器。用戶在控制器上可輸入預設水位值，當實際水位低于用戶預設水位時，控制器電路能控制進水閥門自動給水箱加水直至水位與用戶預設水位相同，其中編碼器輸出的實際水位設為A1、A0，A1、A0的編碼與水箱水位的對應關系如表3.9所示：請設計實現(xiàn)其中的控制器電路。表3.9水箱實際水位編碼表A1A0水箱實際水位00缺水01低10中11高解：（1）預設水位編碼表B1B0預設水位00低01中10高11不用（2）真值表設輸出為F，F(xiàn)=1表示打開閥門，水箱進水，F(xiàn)=0表示關閉閥門，水箱不進水；實際水位預設水位輸出A1A0B1B0F0000101000100001100000011010111001011010001010110110101111000011無關項0111無關項1011無關項1111無關項（3）根據(jù)真值表可得：（4）卡諾圖化簡（5)畫出邏輯電路圖（略）§3-3組合邏輯電路的等價變換3.3.1

摩根定理的應用與非門、非或門等價性驗證；非與門、或非門等價性驗證3.3.2

與非門、或非門作為通用元件一個邏輯函數(shù)可以用與非門實現(xiàn)，也可以用或非門實現(xiàn)，也可以用與或非門實現(xiàn)。與非門作為通用元件?；蚍情T作為通用元件。與非門/非或門進行等價變換

圖示，左邊的邏輯門電路實現(xiàn)與或運算，中間輸出與輸入帶兩個小圓圈符號，它表示“非”運算，連續(xù)兩個非，可以將非符號（小圓圈）取消，因此等價于右邊的邏輯電路。顯然右邊邏輯電路的傳輸速度快２倍。3.3.3與非門實現(xiàn)邏輯函數(shù)方法：對F兩次求反。【例12】采用與非門實現(xiàn)函數(shù)

【解】①對F兩次求反，可得：

邏輯圖：3.3.4邏輯函數(shù)的或非門實現(xiàn)步驟：先求邏輯函數(shù)的對偶式，然后將對偶式進行兩次取反，最后將取反后的結果再次求對偶式得到結果?！纠?1】用或非門實現(xiàn)邏輯函數(shù)解:(1)求函數(shù)的對偶式：

(2)對偶式二次求反：(3)將取反后的對偶式再次求對偶式：（4）電路圖3.3.5邏輯函數(shù)的與或非門實現(xiàn)方法：兩次取反?！纠?2】用與或非門實現(xiàn)邏輯函數(shù)解：（1）對函數(shù)二次求反：（2）電路圖§3-4數(shù)據(jù)選擇器與分配器3.4.1數(shù)據(jù)選擇器

數(shù)據(jù)選擇器:根據(jù)地址碼的要求，從多路輸入信號中選擇其中一路輸出的電路。又稱為多路選擇器(Multiplexer，簡稱MUX)或多路開關。

4選1數(shù)據(jù)選擇器功能示意圖如下圖所示。(1)雙4選1數(shù)據(jù)選擇器:74LS153選擇輸入數(shù)據(jù)輸入控制輸出A1A0D3D2D1D0Y××××××1000×××D00D001××D1×0D110×D2××0D211D3×××0D374LS153輸出函數(shù)表達式：[例1]用四路選擇器74LS153實現(xiàn)下列邏輯函數(shù)。

F（X，Y，Z）=Σ（1，2，3，4，5，6）解：對照比較器表達式，得到：

[例2]用四路選擇器74LS253構成分時多路轉換電路。解：74LS253也是一種雙四選一多路選擇器，其邏輯功能與74LS153完全相同。不同之處在于它是三態(tài)輸出，可組成系統(tǒng)的數(shù)據(jù)總線接口，并驅動這種數(shù)據(jù)總線。題目要求：將并行輸入的數(shù)據(jù)X0，X1，X2，X3轉換成按時間前后排列的串行信號輸出。方法：將并行輸入信號X0~X4連接到D0~D3上，并使A1、A0周期性地加載：00—>01—>10—>11四個控制信號，則輸出端Y將輸出X0~X3。（2）8選1數(shù)據(jù)選擇器：74LS15174LS151功能邏輯圖及其真值表如下圖所示CT74LS151輸出函數(shù)表達式：[例3]用數(shù)據(jù)選擇器實現(xiàn)函數(shù)

[解](1)選擇數(shù)據(jù)選擇器

Y為三變量函數(shù)，故選用8選1數(shù)據(jù)選擇器，現(xiàn)選用74LS151。(2)寫出邏輯函數(shù)的最小項表達式(3)寫出數(shù)據(jù)選擇器的輸出表達式(4)比較Y和Y′兩式中對應的最小項，令

為使Y=Y′，應令(5)畫連線圖2.4.2數(shù)據(jù)分配器數(shù)據(jù)分配器:根據(jù)地址碼的要求，將一路數(shù)據(jù)分配到指定輸出通道上去的電路。（單輸入、多輸出構件。從哪一路輸出，由地址輸入確定。）又稱為多路分配器（Demultiplexer，簡稱DMUX）。其工作示意圖如下圖所示。（1）雙1：4線數(shù)據(jù)分配器：74LS15574LS155是雙1：4線數(shù)據(jù)分配器，結構見圖所示。外部標明了兩個獨立數(shù)據(jù)分配器的數(shù)據(jù)輸入、輸出線和控制信號線。當?shù)刂份斎階1A0=00，且使能控制ST有效時，數(shù)據(jù)輸入發(fā)送到f0輸出端；當?shù)刂份斎階1A0=01，且使能控制ST有效時，數(shù)據(jù)輸入發(fā)送到f1輸出端；依次類推。74LS155數(shù)據(jù)分配器功能表為：輸入輸出輸入輸出1ST1A11A01f01f11f21f3/(2ST)2A12A02f02f12f22f301111X0011X010111D111111D111111D111111D10000X0011X010112D111112D111112D111112D74LS155的功能擴展：將ST和連在一起作為地址輸入A2，兩個數(shù)據(jù)輸入端連在一起，作為數(shù)據(jù)輸入，則芯74LS155可以組成一個1：8線數(shù)據(jù)分配器?！纠?】利用DMUX和MUX設計一個實現(xiàn)8路數(shù)據(jù)傳輸?shù)倪壿嬰娐??！窘狻浚菏褂靡粋€8選1的MUX，再用一個1：8線的DMUX，并將它們的地址輸入端A2A1A0連在一起，使A2A1A0上的控制信號依次由000--001--010--011--100--101--110--111定時變化，則可以分時實現(xiàn)8路數(shù)據(jù)傳輸。課題：譯碼器課時安排：2重點：譯碼原理、集成譯碼器及應用難點：集成器件的級聯(lián)教學目標：使同學熟悉集成譯碼器，掌握它們的級聯(lián)方法，應用集成譯碼器實現(xiàn)組合邏輯函數(shù)；理解顯示譯碼器原理及應用教學過程：一、二進制譯碼器74LS138

二、二—十進制譯碼器74LS42

三、顯示譯碼器74LS48

四、譯碼器的應用

1、譯碼器級聯(lián)

2、用譯碼器實現(xiàn)組合邏輯函數(shù)譯碼是編碼的逆過程，即將某二進制翻譯成電路的某種狀態(tài)。一、二進制譯碼器二進制譯碼器的作用：將n種輸入的組合譯成2n種電路狀態(tài)。也叫n---2n線譯碼器。譯碼器的輸入——一組二進制代碼譯碼器的輸出——一組高低電平信號&&&&A1A01、2-4線譯碼器74LS139的內部線路輸入控制端輸出&&&&A1A0時譯碼器工作74LS139的功能表“–”表示低電平有效。2-4線譯碼器框圖74LS139管腳圖一片74LS139中含兩個2-4譯碼器74LS1382、3線－8線譯碼器

74LS138內部線路……其中74LS138的真值表時：當74LS138的邏輯框圖當時：譯碼器處于工作狀態(tài)例1.

用譯碼器構成函數(shù)發(fā)生器°°°°°°°°°°°Y0Y7Y6Y2Y1A0A1A2S1S3S274LS138Y3Y4Y5CBA100Y&譯碼器應用舉例例2.使用3線—8線譯碼器實現(xiàn)邏輯函數(shù)：解：由卡諾圖得邏輯函數(shù)的最小項形式為對比函數(shù)與3線—8線譯碼器輸出的邏輯表達式電路邏輯圖例3.用74138構成下列函數(shù)發(fā)生器

F1=m(1，2，3，5)

F2=m(3，6，7)解:°°°°°°°°°°Y0Y7Y6Y2Y1A0A1A2S1S3S274LS138Y3Y4Y5CBA100°°?F1F2&&【例3】用2個3-8譯碼器組成4-16譯碼器。說明：用3-8譯碼器可組成4-16譯碼器或更大的譯碼器，這需要把使能輸入作為數(shù)據(jù)輸入。°°°°°°°°°°Y0Y7Y6Y2Y1A0A1A2S1S3S274LS138Y3Y4Y5100計數(shù)器例5：設計一個廣告流水燈電路。共有8個燈，要求一亮七暗，且亮燈始終循環(huán)右移。74LS42：共有16個引腳。2.二—十進制譯碼器10個輸出:4個輸入：A3~A0；電源VCC；接地GND；輸入輸出A3A2A1A0/y8/y7/y6/y5/y4/y3/y2/y1/y000001111111110000111111111010010111111101100111111110111010011111011110101111101111101101110111111011111011111111000101111111110010111111111表3.16二—十進制譯碼器74LS42真值表YA0A1A2數(shù)碼顯示譯碼器譯碼器YYYYYY驅動器YYYYYYYA3a數(shù)碼顯示器bcdefgbcdefgabcdefga2.七段數(shù)字譯碼顯示系統(tǒng)將輸入的BCD碼譯成相應輸出信號，以驅動顯示器顯示出相應數(shù)字的電路。

(一)

數(shù)碼顯示譯碼器的結構和功能示意0101a數(shù)碼顯示器bcdefgYA0A1A2數(shù)碼顯示譯碼器譯碼器YYYYYY驅動器YYYYYYYA3bcdefgabcdefga輸入BCD碼輸出驅動七段數(shù)碼管顯示相應數(shù)字0001(二)數(shù)碼顯示器簡介數(shù)字設備中用得較多的為七段數(shù)碼顯示器，又稱數(shù)碼管。常用的有半導體數(shù)碼顯示器(LED)和液晶顯示器(LCD)等。它們由七段可發(fā)光的字段組合而成。1.七段半導體數(shù)碼顯示器(LED)abcdefgDPagfCOMbcedCOMDPabcdefgDP發(fā)光字段，由管腳a~g電平控制是否發(fā)光。小數(shù)點，需要時才點亮。顯示的數(shù)字形式主要優(yōu)點：字形清晰、工作電壓低、體積小、可靠性高、響應速度快、壽命長和亮度高等。

主要缺點：工作電流大，每字段工作電流約10mA。共陽接法

共陰接法

半導體數(shù)碼顯示器內部接法COMCOMDPgfedcbaDPgfedcbaCOMCOMVCC+5V串接限流電阻

a~g和DP為低電平時才能點亮相應發(fā)光段。

a~g和DP為高電平時才能點亮相應發(fā)光段。共陽接法數(shù)碼顯示器需要配用輸出低電平有效的譯碼器。

共陰接法數(shù)碼顯示器需要配用輸出高電平有效的譯碼器。RR共陽極共陰極(三)用74LS48驅動數(shù)碼顯示器

BS201A是由七個發(fā)光二極管組成的七段熒光數(shù)碼管（另有一個小數(shù)點顯示），它采用共陰極電路。

74LS48是二-十進制BCD碼譯碼器/驅動器。內部邏輯結構先進行譯碼，后進行驅動。當Ya--Yg中某一個或幾個為高電平時，相應的發(fā)光二極管導通點亮，便顯示出0--9個數(shù)字。

74LS48的輸入還有三個控制信號：用來熄滅器件顯示的0。

為熄滅信號。=0時，Ya-Yg為0，不顯示數(shù)字。為試燈信號。=1，=0時，七段都點亮。為滅"0"信號，表3.17共陰極七段發(fā)光數(shù)碼管及74LS48真值表74LS48的輸入七段發(fā)光數(shù)碼管的輸入（74LS48的輸出）數(shù)碼管輸出D3D2D1D0abcdefg數(shù)字顯示0000111111000001011000010010110110120011111100130100011001140101101101150110001111160111111000071000111111181001111001193.5.2編碼器(Encoder)編碼器的功能和譯碼器(Decoder)的功能恰恰相反。編碼：對所處理的信息或數(shù)據(jù)賦于二進制代碼。譯碼器由N個輸入產(chǎn)生2N個輸出。編碼器由2N個輸入，產(chǎn)生N個輸出。(1)普通編碼器

(a)結構框圖

（b）邏輯電路圖9個輸入端：I9--I1中每個輸入端接收一個代表十進制數(shù)符的信號，任意時刻所有輸入線中只允許一個輸入線上有信號。4個輸出端：D3,D2,D1,D0組成一組二進制碼。邏輯表達式如下：D3=I8+I9D2=I4+I5+I6+I7D1=I2+I3+I6+I7D0=I1+I3+I5+I5+I9【例3】I9=1時，D3D2D1D0=1001=(9)10I6=1時，D3D2D1D0=0110=(6)10

缺點：在任何時刻，所有輸入線中只充許一個輸入線上有信號，否則編碼器將發(fā)生混亂。解決方法：采用優(yōu)先編碼器。設計時預先對所有輸入按優(yōu)先順序進行排隊，當多個輸入同時有效時，只對其中優(yōu)先級別最高的輸入信號編碼，而對級別較低的輸入信號不預理睬。（3）優(yōu)先編碼器（74LS148）不同于普通編碼器，它允許多個輸入線上同時有信號。如何解決混亂？

答：按優(yōu)先順序進行排隊，僅對優(yōu)先級別最高的輸入信號編碼。

74LS148是8：3線優(yōu)先編碼器。74LS148真值表邏輯表達式§3-6數(shù)據(jù)比較器和加法器3.6.1數(shù)據(jù)比較器（一）基礎知識二進制比較器(BinaryComparator)是提供關于兩個二進制操作數(shù)之間關系信息的邏輯電路。兩個數(shù)的比較有三種情況：A等于B，A大于B，A小于B?？紤]A和B都是一位二進制數(shù)，構成比較器的真值表如下：一位比較器真值表ABA=BA>BA<B00100010011001011100輸出表達式如下:邏輯圖:如果操作數(shù)是兩位,則真值表如右:(A=A1A0,B=B1B0)A1A0B1B0A=BA>BA<B0000100000100100100010011001010001001011000110001011100110000101001010101010010110011100010110101011100101111100卡諾圖如下(兩位二進制數(shù)比較器):(AEQB)

(A>B)

(A<B)

化簡后的表達式為:電路(略)結論：在兩位二進制數(shù)比較的基礎上，要增大比較器的規(guī)模，繼續(xù)構造真值表是比較笨的方法.需要尋找一種新的方法。（二）迭代比較器（又稱級聯(lián)比較器）主輸入(Ai,Bi):本級要比較的兩位.輔輸入(Si1,Si2):前級比較的結果.輸出(So1,So2):本級比較的結果.

若規(guī)定:So2So1功能00Ai=Bi01Ai>Bi11Ai<Bi則可構造出(一級的)真值表

AiBiSi2Si1So2So10000000001010010╳╳0011110100110101110110╳╳0111111000011001011010╳╳1011011100001101011110╳╳111111電路圖如下：譯碼電路的設計

譯碼電路真值表So2So1A=BA>BA<B001000101010╳╳╳11001三個邊界輸出變量的表達式如下：

邏輯圖如下：

（2）常用的四位集成比較器TTL型集成電路CMOS型集成電路將兩個四位二進制數(shù)A3A2A1A0與B3B2B1B0進行比較，比較結果通過FA>BFA<BFA=B端輸出。若要擴展比較器的位數(shù)時就要用到級連輸入端A>B，A<B，A=B。（3）四位比較器的工作原理1）由高位往低位逐級比較；2）Ai>Bi（Li）輸出端FA>B=1，其它輸出端都輸出0；

Ai<Bi（Mi）輸出端FA<B=1，其它輸出端都輸出0；3）當比到A3=B3，A2=B2，A1=B1，A0=B0時，再比級連輸入端輸入的數(shù)據(jù)，這時輸出就等于級連輸入的結果。Ai=Bi（Gi）則比較下一位，直到全等時，輸出端FA=B=1，其它輸出端都輸出0；4）若在比較的過程中，出現(xiàn)Ai≠Bi，則級連輸入端的信息無效。（4）四位比較器的真值表四位比較輸入級連比較輸入比較后的輸出A3比B3A2比B2A1比B1A0比B0lmgLMGA>BA<BA=BFA>BFA<BFA=BA3>B3L3100A3<B3M3010A3=B3G3A2>B2L2100A3=B3G3A2<B2M2010A3=B3G3A2=B2G2A1>B1L1100A3=B3G3A2=B2G2A1<B1M1010A3=B3G3A2=B2G2A1=B1G1A0>B0L0100A3=B3G3A2=B2G2A1=B1G1A0<B0M0010A3=B3G3A2=B2G2A1=B1G1A0=B0G0100100A3=B3G3A2=B2G2A1=B1G1A0=B0G0010010A3=B3G3A2=B2G2A1=B1G1A0=B0G0001001（5）邏輯表達式【例】用兩片74LS85構成八位二進制數(shù)據(jù)比較器1）將八位二進制數(shù)分為高四位A7~A4、B7~B4和低四位A3~A0、B3~B0，分別各用一片芯片進行比較處理。2）再將低四位的級連比較輸入端設為：

A>B端為0，A=B端為1，A<B端為0。(低四位全部相等時，不會有錯誤的輸出)3）最后將低四位的比較結果分別對應地輸出到高四位的級連輸入端：即：A>B端接FA>B端，A=B端接FA=B端，A<B

端接FA<B端?！窘狻績善?4LS85構成八位二進制數(shù)據(jù)比較器連線圖§3-6-2

加法器（1）加法器完成兩個一位二進制數(shù)加法(不考慮低位的進位)的電路稱為半加器。所以輸入端有兩個(加數(shù)Bi和被加數(shù)Ai)，輸出端也有兩個(本位和Si和向高位的進位Ci)加法器是計算機的重要部件之一，它是完成算術加法運算的邏輯單元電路。（2）半加器半加器的真值表、邏輯表達式和電路如下：AiBiCiSi0001101100010110完成兩個一位二進制數(shù)加法，并且考慮低位來的進位的電路稱為全加器。所以輸入端有三個(加數(shù)Bi和被加數(shù)Ai還有低位來的進位Ci-1)，輸出端仍有兩個(本位和Si和向高位的進位Ci)1）全加器真值表（3）全加器AiBiCi-1CiSi00000001010100101110100011011011010111112）全加器邏輯表達式3）全加器邏輯電路AiBiCi-1CiSi0000000101010010111010001101101101011111（4）用半加器實現(xiàn)全加器真值表函數(shù)達式表實現(xiàn)的邏輯圖對于n位的操作數(shù)要用n個全加器。（5）（四位）串行加法器直接將四個全加器串接起來就可以組成四位串行進位加法器。串行加法器的優(yōu)點是：電路簡單、連線方便。缺點是：高位的運算必須要等到低位運算完畢后，有一個進位送上來才能作高位的運算。因此運算速度非常慢。如果每通過一個全加器產(chǎn)生二級門的延遲，那么總延時是8級。計算機的運算必須在一個節(jié)拍內完成，那么一個節(jié)拍的時間必須大于最長的傳輸延遲時間。

運算規(guī)則是先作低位的加法然后依次向高位進行直至加法完成。利用超前進位電路，在輸入了所有的加數(shù)和被加數(shù)后，直接產(chǎn)生進位信息并送入各全加器中。由全加器第i位的進位公式得知：所以：······（6）（四位）并行加法器：74LS283

設:則：的表達式說明，最低位的進位符號進位，加快了加法器的運算速度。

可以直接傳送到最高位上，這稱為超前

74LS283四位超前進位加法器邏輯圖常用的集成四位并行進位加法器（TTL型）用兩片7483芯片構成一個八位二進制數(shù)加法器(A7A6A5A4A3A2A1A0+B7B6B5B4B3B2B1B0)。低四位的進位輸出與高四位的進位輸入相連接；低四位的進位輸入的接“0”。(最低位沒有更低的位進位)【例】【解】§3-7

奇偶校驗器利用奇(偶)校驗方法進行檢錯的組合邏輯電路稱為奇偶校驗器。（1）奇偶校驗器：

（2）74LS280發(fā)送端監(jiān)督位信號

(I8=1)的取值使9位碼組中1的個數(shù)成奇數(shù)，即：當8位信息碼中1的個數(shù)成偶數(shù)時，

=1；

=0；當8位信息碼中1的個數(shù)成奇數(shù)時，發(fā)送端280芯片：奇監(jiān)督位Fod信號，（3）具有奇校驗器的數(shù)據(jù)傳輸系統(tǒng)

接收端280芯片：對9位碼組進行奇校驗產(chǎn)生Fev信號，表明碼組中1的個數(shù)為奇數(shù)，傳輸正確。表明碼組中1的個數(shù)不為奇數(shù)，傳輸錯誤。如果=1，如果=0，（4）74LS280接受端監(jiān)督位信號

奇偶校驗方法只能檢測1位錯，不能檢測兩位同時錯，但由于方法簡單，硬件很少，因此仍然得到廣泛應用。3.8組合電路中的競爭冒險