第4章 主存儲(chǔ)器

第四章主存儲(chǔ)器14.1存儲(chǔ)器和存儲(chǔ)系統(tǒng)存儲(chǔ)器：存放計(jì)算機(jī)程序和數(shù)據(jù)的設(shè)備存儲(chǔ)系統(tǒng)：包括存儲(chǔ)器以及管理存儲(chǔ)器的軟硬件和相應(yīng)的設(shè)備2存儲(chǔ)系統(tǒng)的層次結(jié)構(gòu)CPUCACHE主存（內(nèi)存）輔存（外存）根據(jù)各種存儲(chǔ)器的存儲(chǔ)容量、存取速度和價(jià)格比的不同，將它們按照一定的體系結(jié)構(gòu)組織起來(lái)，使所放的程序和數(shù)據(jù)按照一定的層次分布在各種存儲(chǔ)器中。31、主存和高速緩存之間的關(guān)系Cache引入:為解決cpu和主存之間的速度差距,提高整機(jī)的運(yùn)算速度,在cpu和主存之間插入的由高速電子器件組成的容量不大,但速度很高的存儲(chǔ)器作為緩沖區(qū)。Cache特點(diǎn)存取速度快，容量小，存儲(chǔ)控制和管理由硬件實(shí)現(xiàn)Cache工作原理——程序訪問(wèn)的局部性在較短時(shí)間內(nèi)由程序產(chǎn)生的地址往往集中在存儲(chǔ)器邏輯地址空間的很小范圍內(nèi)。（指令分布的連續(xù)性和循環(huán)程序及子程序的多次執(zhí)行）數(shù)據(jù)分布不如指令明顯，但對(duì)數(shù)組的訪問(wèn)及工作單元的選擇可使存儲(chǔ)地址相對(duì)集中。42、主存與輔存之間的關(guān)系主存:(半導(dǎo)體)優(yōu):速度快缺:容量受限,單位成本高,斷電丟失信息輔存:(光盤,磁盤)優(yōu):容量大,信息長(zhǎng)久保存,單位成本低.缺:存取速度慢CPU正在運(yùn)行的程序和數(shù)據(jù)存放在主存暫時(shí)不用的程序和數(shù)據(jù)存放在輔存輔存只與主存進(jìn)行數(shù)據(jù)交換54.2存儲(chǔ)器的類型和特點(diǎn)按存儲(chǔ)介質(zhì)分半導(dǎo)體存儲(chǔ)器、磁表面存儲(chǔ)器、光存儲(chǔ)器按讀寫性質(zhì)分隨機(jī)讀寫存儲(chǔ)器（RAM）靜態(tài)隨機(jī)存儲(chǔ)器（SRAM）；動(dòng)態(tài)隨機(jī)存儲(chǔ)器（DRAM）由于它們存儲(chǔ)的內(nèi)容斷電則消失故稱為易失性存儲(chǔ)器只讀存儲(chǔ)器（ROM）掩膜型ROM，EPROM，EEPROM由于其內(nèi)容斷電也不消失故稱為非易失性存儲(chǔ)器按在計(jì)算機(jī)中的層次作用分主存儲(chǔ)器、輔助存儲(chǔ)器、高速緩沖存儲(chǔ)器64.3存儲(chǔ)器的主要技術(shù)指標(biāo)存儲(chǔ)容量：存放信息的總數(shù)，通常以字節(jié)Byte)為單位B、KB、MB、GB、TB。存儲(chǔ)周期：CPU連續(xù)兩次訪問(wèn)存儲(chǔ)器所需要的最短時(shí)間間隔。最大存取時(shí)間:是存儲(chǔ)器從接到尋找存儲(chǔ)單元的地址碼開始,到讀出或存入數(shù)據(jù)為止所需的時(shí)間.存儲(chǔ)器的價(jià)格：通常以每位價(jià)格P來(lái)衡量其他可靠性、存儲(chǔ)密度、信息存儲(chǔ)的長(zhǎng)期性、功耗(分操作功耗和維持功耗)、物理尺寸(集成度)74.4主存儲(chǔ)器的基本操作主存儲(chǔ)器用來(lái)暫時(shí)存儲(chǔ)CPU正在使用的指令和數(shù)據(jù),它和CPU的關(guān)系最為密切。CPU通過(guò)使用AR（地址寄存器）和DR（數(shù)碼寄存器）和總線與主存進(jìn)行數(shù)據(jù)傳送。為了從存儲(chǔ)器中取一個(gè)信息字，CPU必須指定存儲(chǔ)器字地址并進(jìn)行“讀’操作。CPU需要把信息率的地址送到AR，經(jīng)地址總線送往主存儲(chǔ)器、同時(shí)，CPU應(yīng)用控制線（read）發(fā)一個(gè)讀”請(qǐng)求、此后，CPU等待從主存儲(chǔ)器發(fā)來(lái)的回答信號(hào)通知CPU‘讀”操作完成、主存儲(chǔ)器通過(guò)ready線做出回答，若。rady信號(hào)為“1’，說(shuō)明存儲(chǔ)字的內(nèi)容已經(jīng)讀出，并放在數(shù)據(jù)總線上，送人DR、這時(shí)“取”數(shù)操作完成。為了“存’一個(gè)字到主存，CPU先將信息率在主存中的地址經(jīng)AR送地址總線，并將信息字送DR、同時(shí)發(fā)出‘寫’命令。此后，CPU等待寫操作完成信號(hào)。主存儲(chǔ)器從數(shù)據(jù)總線接收到信息字并按地址總線指定的地址存儲(chǔ)，然后經(jīng)ready控制線發(fā)回存儲(chǔ)器操作完成信號(hào)、這時(shí)‘存’數(shù)操作完成。84.5半導(dǎo)體存儲(chǔ)器4.5.1常用半導(dǎo)體存儲(chǔ)器RAM和ROMRAM組成結(jié)構(gòu)器件分雙極型和MOS型雙極型:速度快,集成度低,功耗大,成本高.MOS型:速度低.集成度高,功耗低,工藝簡(jiǎn)單分類：DRAM,EDORAM,SIMM,SDRAM,SGRAMROM:掩膜ROM,PROM,EPROM,EEPROM94.5.2存儲(chǔ)器的基本結(jié)構(gòu)及各部分的功能.1.半導(dǎo)體存儲(chǔ)器的基本組成.存儲(chǔ)矩陣地址譯碼器三態(tài)雙向緩沖器存儲(chǔ)控制邏輯A0A1AF-1D0D1DW-1R/WCECE102.存儲(chǔ)矩陣字結(jié)構(gòu):同一芯片存放一個(gè)字的多位(1024b=128B)優(yōu)點(diǎn)是:選中某個(gè)單元,其包含的各位信息可從同一芯片讀出,缺點(diǎn)是芯片外引線較多,成本高.適合容量小的靜態(tài)RAM.位結(jié)構(gòu):同一芯片存放多個(gè)字的同一位.優(yōu)點(diǎn)是芯片的外引線少,缺點(diǎn)是需要多個(gè)芯片組和工作.適合動(dòng)態(tài)RAM和大容量靜態(tài)RAM 一個(gè)基本單元電路只能存放一位二進(jìn)制信息,為保存大量信息,存儲(chǔ)器中需要將許多基本單元電路按一定的順序排列成陣列形式,這樣的這列稱為存儲(chǔ)矩陣.排列方式:字結(jié)構(gòu)和位結(jié)構(gòu).10221023123位結(jié)構(gòu)01127字結(jié)構(gòu)D7D6D0113.地址譯碼器功能:接收系統(tǒng)總線傳來(lái)的地址信號(hào),產(chǎn)生地址譯碼信號(hào)后,選中存儲(chǔ)矩陣中的某個(gè)或幾個(gè)基本存儲(chǔ)單元.分類:單譯碼,雙譯碼單譯碼方式適合小容量的存儲(chǔ)器例如：地址線12根對(duì)應(yīng)4096個(gè)狀態(tài)，需要4096根譯碼線雙譯碼方式適合大容量存儲(chǔ)器(也稱為矩陣譯碼器）分X、Y兩個(gè)方向的譯碼例如：地址線12根X、Y方向各6根，64*64=4096個(gè)狀態(tài)，128根譯碼線12單譯碼存儲(chǔ)結(jié)構(gòu)（64*8位） 0,00,763，063，7X地址譯碼器A0A5X0X63三態(tài)雙向緩沖存儲(chǔ)器D0D7R/WCE132位地址單譯碼示例： 2位地址碼產(chǎn)生4條譯碼線（“1”有效）A1A0F0F1F2F3140，08位0，638位63，08位63，638位X地址譯碼器A0A5雙譯碼存儲(chǔ)結(jié)構(gòu)（行地址，列地址）（1位*8片位擴(kuò)展）X0X63Y地址譯碼器A6A11Y0Y63I/ODB8位154.存儲(chǔ)器控制電路功能:通過(guò)存儲(chǔ)器控制信號(hào)的引線端,接收來(lái)自CPU或外部電路的控制信號(hào),經(jīng)過(guò)組合變換后,對(duì)存儲(chǔ)矩陣,地址譯碼器和三態(tài)雙向緩沖器進(jìn)行控制.基本引腳CS,R/W164.5.3半導(dǎo)體隨機(jī)存儲(chǔ)器靜態(tài)隨機(jī)存儲(chǔ)器SRAM動(dòng)態(tài)隨機(jī)存儲(chǔ)器DRAM

171.靜態(tài)RAM的工作原理選擇線I/OI/OVccQ3Q4Q5Q6Q1Q2182、單管動(dòng)態(tài)RAM工作原理刷新放大器行選擇信號(hào)列選擇信號(hào)數(shù)據(jù)輸入/輸出線QC19存儲(chǔ)器的讀周期tRC地址CS數(shù)據(jù)輸出tAtCOtCXADC讀取時(shí)間：是指從地址有效到數(shù)據(jù)穩(wěn)定到外部數(shù)據(jù)總線上的時(shí)間。讀取周期tRC

=讀取時(shí)間tA+恢復(fù)時(shí)間。

tco片選穩(wěn)定時(shí)間；tcx輸出延遲時(shí)間20tWCtwc寫周期=地址建立taw+寫脈沖寬度tw+寫操作恢復(fù)。tDw數(shù)據(jù)有效時(shí)間存儲(chǔ)器的寫周期地址CS數(shù)據(jù)輸入BADCStW數(shù)據(jù)保持?jǐn)?shù)據(jù)輸出tDWtAW214.6半導(dǎo)體只讀存儲(chǔ)器（非易失性）1.基本結(jié)構(gòu),特點(diǎn)及類型行譯碼器A0A1列譯碼器A2A2片選數(shù)據(jù)222.一次性可編程存儲(chǔ)器PROM行線X列線YVCCTXY熔絲23

3.紫外線擦除可編程序的只讀存儲(chǔ)器（EPROM）為了能多次修改ROM中的內(nèi)容，產(chǎn)生了EPROM。其基本存儲(chǔ)單元由一個(gè)管子組成，但與其他電路相比管于內(nèi)多增加了一個(gè)浮置柵。如編程序（寫入）時(shí)，控制柵接12V編程序電壓Vpp，源極接地，漏極上加5V電壓、漏源極間的電場(chǎng)作用使電子穿越溝道，在控制柵的高壓吸引下這些自由電子越過(guò)氧化層進(jìn)人浮置柵當(dāng)停置柵極獲得足夠多的自由電子后，漏源極間便形成導(dǎo)電溝道（接通狀態(tài)），信息存儲(chǔ)在周圍都被氧化層絕緣的浮置柵L，即使掉電，信息仍保存。當(dāng)EPROM中的內(nèi)容需要改寫時(shí)，先將其全部?jī)?nèi)容擦除，然后再編程、擦除是靠紫外線使浮置柵上電荷泄漏而實(shí)現(xiàn)的。EPROM芯片封裝上方有一個(gè)石英玻璃窗口，將器件從電路上取下，用紫外線照射這個(gè)窗口可實(shí)現(xiàn)整體擦除、EPROM的編程次數(shù)基本不受限制（型號(hào)為27***）。24

4.可電擦可編程序只讀存儲(chǔ)器（EEPROM）EEPROM的編程序原理與FPROM相同，但擦除原理完全不同，重復(fù)改寫的次數(shù)有限制（因氧化層被磨損），一般為10萬(wàn)次。其讀寫操作可按每個(gè)位或每個(gè)字節(jié)進(jìn)行，類似于SRAM，但每字節(jié)的寫人周期要幾毫秒，比SRAM長(zhǎng)得多、EEPROM其柵極氧化層比EPROM薄，因此具有電擦除功能（型號(hào)28***）。5.快速除讀寫存儲(chǔ)器（FlashMemory）FlashMemory是在FPROM與EEPROM基礎(chǔ)上發(fā)展起來(lái)的，它與EPROM一樣，用單管來(lái)存儲(chǔ)一位信息，它與EEPROM相同之處是用電來(lái)擦除、但是它只能擦除整個(gè)區(qū)或整個(gè)器件。快擦除讀寫存儲(chǔ)器于1983年推出，1988年商品化。它兼有ROM和RAM兩者的性能，又有DRAM一樣的高密度。目前價(jià)格已低于DRAM，芯片容量已接近于DRAM，是唯一具有大存儲(chǔ)量、非易失性、低價(jià)格、可在線改寫和高速度（讀）等特性的存儲(chǔ)器、它是近年來(lái)發(fā)展很快很有前途的存儲(chǔ)器（型號(hào)29***）254.7DRAM的研制與發(fā)展

近年來(lái)，開展了基于DRAM結(jié)構(gòu)的研究與發(fā)展工作，現(xiàn)簡(jiǎn)單介紹目前使用的類型于下；1.EDODRAM

擴(kuò)充數(shù)據(jù)輸出（extendeddataout簡(jiǎn)稱EDO），它在完成當(dāng)前內(nèi)存周期前即可開始下一內(nèi)存周期的操作,因此能提高數(shù)據(jù)帶寬或傳輸率。2.同步DRAM（SDRAM）

具有新結(jié)構(gòu)和新接口的SDRAM已被廣泛應(yīng)用于計(jì)算機(jī)系統(tǒng)中、它的讀寫周期（10n～15us）比EDODRAM（20ns～30us）快，取代了EDODRAM。典型的DRAM是異步工作的，處理器送地址和控制信號(hào)到存儲(chǔ)器后，等待存儲(chǔ)器進(jìn)行內(nèi)部操作（選擇行線和列線讀出信號(hào)放大并送輸出緩沖器等），因而影響了系統(tǒng)性能。而SDRAM與處理器之間的數(shù)據(jù)傳送是同步的，在系統(tǒng)時(shí)鐘控制下，處理器送地址和控制命令到SDRAM后，在經(jīng)過(guò)一定數(shù)量（其值是已知的）的時(shí)鐘周期后，SDRAM完成讀或?qū)懙膬?nèi)部操作、在此期間，處理器可以去進(jìn)行其他工作，而不必等待之。SDRAM采用成組傳送方式（即一次傳送一組數(shù)據(jù)），對(duì)順序傳送大量數(shù)據(jù)（如字處理和多媒體等）特別有效.26

3.RambusDRAM(RDRAM)該芯片采取垂直封裝，所有引出針都從一邊引出，使得存儲(chǔ)器的裝配非常緊湊。它與CPU之間傳送數(shù)據(jù)是通過(guò)專用的RDRAM總線進(jìn)行的，而且不用通常的RAS,CAS,WE和CE信號(hào)。該芯片采取異步成組數(shù)據(jù)傳輸協(xié)議，在開始傳送時(shí)需要較大存取時(shí)間（例如48ns），以后可達(dá)到500Mb／S的傳輸率、能達(dá)到這樣的高速度是因?yàn)榫_地規(guī)定了總線的阻抗、時(shí)鐘和信號(hào)。RDRAM從高速總線上得到訪存請(qǐng)求，包括地址、操作類型和傳送的字節(jié)數(shù)。Rambus得到Intel公司的支持，其高檔的Pentlu3處理器采用了RambusDRAM結(jié)構(gòu)。4.集成隨機(jī)存儲(chǔ)器（IRAM）將整個(gè)DRAM系統(tǒng)集成在一個(gè)芯片內(nèi)，包括存儲(chǔ)單元陣列、刷新邏輯、裁決邏輯、地址分時(shí)、控制邏輯及時(shí)序等、片內(nèi)還附加有測(cè)試電路。5.ASICRAM根據(jù)用戶需求而設(shè)計(jì)的專用存儲(chǔ)器芯片，它以RAM為中心，并結(jié)合其他邏輯功能電路。例如，視頻存儲(chǔ)器（videomemory）是顯示專用存儲(chǔ)器，它接收外界送來(lái)的圖像信息然后向顯示系統(tǒng)提供高速串行信息。274.8主存儲(chǔ)器的組成與控制主存儲(chǔ)器:計(jì)算機(jī)中存放當(dāng)前正在執(zhí)行的程序和其使用數(shù)據(jù)的存儲(chǔ)器.存儲(chǔ)器的地址:對(duì)存儲(chǔ)單元進(jìn)行順序編號(hào).地址空間:地址長(zhǎng)度所限定能訪問(wèn)的存儲(chǔ)單元數(shù)目.28主存儲(chǔ)器的基本組成與結(jié)構(gòu)MAR地址譯碼器存儲(chǔ)體讀寫電路MDRK位地址總線...N位數(shù)據(jù)總線控制電路控制信號(hào)1.主存儲(chǔ)器的基本結(jié)構(gòu)29

I/O

I/O4.8.1存儲(chǔ)器容量的擴(kuò)展位擴(kuò)展4M1I/O

I/O數(shù)據(jù)線8條D7。。D0地址線22條A21A0CSR/W··30字?jǐn)U展

CS1M8R/WD7~D0

CS1M8R/WD7~D0R/WA20A19A0A19~A0A19~A031字位擴(kuò)展如果一個(gè)存儲(chǔ)容量為M字N位所用芯片規(guī)格為L(zhǎng)字K位那么這個(gè)存儲(chǔ)器共用M/LN/K個(gè)芯片例如：要組成16M8位的存儲(chǔ)器系統(tǒng)，目前有芯片規(guī)格為4M1位若干片需用32片若有芯片規(guī)格為1M8位則需用16片CSI/OA0~A21R/W328片4片A23~A2216M*8位D7D0CSI/O4M*1位A21~A0R/WCSI/O4M*1位A21~A0R/WCSI/O4M*1位A21~A0R/WCSI/O4M*1位A21~A0R/WA21~A0譯碼器Y0Y333例如：使用Intel2114芯片（1K*4bit）擴(kuò)展為4K*8bit存儲(chǔ)器 34

4.8.2存儲(chǔ)控制在存儲(chǔ)器中，往往需要增設(shè)附加電路、這些附加電路包括地址多路轉(zhuǎn)換線路、地址選通、刷新邏輯，以及讀/寫控制邏輯等。在大容量存儲(chǔ)器芯片中，為了減少芯片地址線引出端數(shù)目．將地址碼分兩次送到存儲(chǔ)器芯片，因此芯片地址線引出端減少到地址碼的一半。刷新邏輯是為動(dòng)態(tài)MOS隨機(jī)存儲(chǔ)器的刷新準(zhǔn)備的、通過(guò)定時(shí)刷新、保證動(dòng)態(tài)MOS存儲(chǔ)器的信息不致丟失。動(dòng)態(tài)MOS存儲(chǔ)器采用“讀出”方式進(jìn)行刷新、因?yàn)樵谧x出過(guò)程中恢復(fù)了存儲(chǔ)單元的MOS柵極電容電荷并保持原單元的內(nèi)容，所以讀出過(guò)程就是再生過(guò)程。但是存儲(chǔ)器的訪問(wèn)地址是隨機(jī)的，不能保證所有的存儲(chǔ)單元在一定時(shí)間內(nèi)都可以通過(guò)正常的讀寫操作進(jìn)行刷新，因此需要專門予以考慮.通常，在再生過(guò)程中只改變行選擇線地址，每次再生一行依次對(duì)存儲(chǔ)器的每一行進(jìn)行讀出，就可完成對(duì)整個(gè)RAM的刷新。從上一次對(duì)整個(gè)存儲(chǔ)器刷新結(jié)束下一次對(duì)整個(gè)存儲(chǔ)器全部刷新一遍為止，這一段時(shí)間間隔稱作再生周期，又叫刷新周期，一般為2ms。

35

通常有兩種刷新方式。（l）集中刷新集中式刷新指在一個(gè)刷新周期內(nèi)，利用一段固定的時(shí)間依次對(duì)存儲(chǔ)器的所有行逐一再生，在此期間停止對(duì)存儲(chǔ)器的讀和寫。例如，一個(gè)存儲(chǔ)器有1024行系統(tǒng)工作周期為200us。RAM刷新周期為2ms。這樣，在每個(gè)刷新周期內(nèi)共有10000個(gè)工作周期，其中用于再生的為IO24個(gè)工作周期，用于讀和寫的為8976個(gè)工作周期。即(2ms/200us)-1024=8976。集中刷新的缺點(diǎn)是在刷新期間不能訪問(wèn)存儲(chǔ)器，有時(shí)會(huì)影響計(jì)算機(jī)系統(tǒng)的正確工作。（2）分布式刷新采取在2mS時(shí)間內(nèi)分散地將1024行刷新一遍的方法，具體做法是將刷新周期除以行數(shù)，得到兩次刷新操作之間的時(shí)間間隔t,利用邏輯電路每隔時(shí)間t產(chǎn)生一次刷新請(qǐng)求。動(dòng)態(tài)MOS存儲(chǔ)器的刷新需要有硬件電路的支持包括刷新計(jì)數(shù)器、刷新訪存裁決，刷新控制邏輯等。這些線路可以集中在RAM存儲(chǔ)控制器芯片中。36

4．9多體交叉存儲(chǔ)器計(jì)算機(jī)中大容量的主存，可由多個(gè)存儲(chǔ)體組成，每個(gè)體都具有自己的讀寫線路、地址寄存器和數(shù)據(jù)寄存器，稱為‘存儲(chǔ)模塊’。這種多模塊存儲(chǔ)器可以實(shí)現(xiàn)重疊與交叉存取，如果在M個(gè)模塊上交叉編址（M—2”），則稱為模M交叉編址。通常采用的編址方式如圖422（a）所示。設(shè)存儲(chǔ)器包括M個(gè)模塊，每個(gè)模塊的容量為L(zhǎng)，各存儲(chǔ)模塊進(jìn)行低位交叉編址，連續(xù)的地址分布在相鄰的模塊中。第i個(gè)模塊Mi的地址編號(hào)應(yīng)按下式給出:Mj+4其中,j=0，1,2,...,L-1i=0,1,2,...,M-1表4.2列出了模四交叉各模塊的編址序列。這種編址方式使用地址碼的低位字段經(jīng)過(guò)譯碼選擇不同的存儲(chǔ)模塊，而高位字段指向相應(yīng)的模塊內(nèi)部的存儲(chǔ)字這樣，連續(xù)地址公布在相鄰的不同模塊內(nèi)，而同一模塊內(nèi)的地址都是不連續(xù)的。在理想情況下，如果程序段和數(shù)據(jù)塊都連續(xù)地在主存中存放和讀取。那么，這種編址方式將大大地提高主存的有效訪問(wèn)速度、但當(dāng)追到程序轉(zhuǎn)移或隨