實(shí)驗(yàn)三幾種邏輯功能描述電路設(shè)計(jì)

EDA課程實(shí)驗(yàn)三三種邏輯功能電路描述方法設(shè)計(jì)EDA課組一、實(shí)驗(yàn)?zāi)康模?、學(xué)習(xí)三種邏輯功能電路描述方法；2、學(xué)習(xí)典型電路設(shè)計(jì)；二、實(shí)驗(yàn)內(nèi)容1、學(xué)習(xí)結(jié)構(gòu)、數(shù)據(jù)流和行為描述語句的功能電路設(shè)計(jì)方法。2、學(xué)習(xí)數(shù)據(jù)選擇器、加法器和編譯碼設(shè)計(jì)。三、實(shí)驗(yàn)原理1、結(jié)構(gòu)描述方法調(diào)用軟件平臺內(nèi)部的門元件，通過電路邏輯結(jié)構(gòu)功能進(jìn)行設(shè)計(jì)的方法。調(diào)用門元件的格式為：門元件名字<例化的門名字>（<端口列表>）其中普通門的端口列表按下面的順序列出：（輸出，輸入1，輸入2，輸入3……）；比如：與門格式and

a1(out,in1,in2,in3); //三輸入與門非門not需注意的是：它們允許有多個輸出，但只能有一個輸入。比如：notN1(out1,out2,in); //1個輸入in，2個輸出out1,out2下面是一下邏輯門符號：Verilog的內(nèi)置門元件如用基本邏輯門結(jié)構(gòu)設(shè)計(jì)的4選1MUX原理圖四選一in1in2in3in4outs0,s1S0,S1out0,0in10,1in21,0in3,1in4modulemux4_1a(out,in1,in2,in3,in4,s0,s1);inputin1,in2,in3,in4,s0,s1;outputout;wire

s0_n,s1_n,w,x,y,z;not(s0_n,s0),(s1_n,s1);and(w,in1,s0_n,s1_n),(x,in2,s0_n,s1), (y,in3,s0,s1_n),(z,in4,s0,s1);or(out,w,x,y,z);endmodule如用邏輯門結(jié)構(gòu)描述設(shè)計(jì)的四選一程序：這些語句并行運(yùn)行，與順序無關(guān)。仿真結(jié)果：2、數(shù)據(jù)流描述

數(shù)據(jù)流描述方式主要使用持續(xù)賦值語句，多用于描述組合邏輯電路，其格式為：assignLHS_net=RHS_expression;右邊表達(dá)式中的操作數(shù)無論何時發(fā)生變化，都會引起表達(dá)式值的重新計(jì)算,并將重新計(jì)算后的值賦予左邊表達(dá)式的net型變量。

數(shù)據(jù)流描述

用數(shù)據(jù)流描述模式設(shè)計(jì)電路與用傳統(tǒng)的邏輯方程設(shè)計(jì)電路很相似。設(shè)計(jì)中只要有了布爾代數(shù)表達(dá)式就很容易將它用數(shù)據(jù)流方式表達(dá)出來。表達(dá)方法是用Verilog中的邏輯運(yùn)算符置換布爾邏輯門運(yùn)算符即可。比如，如果邏輯表達(dá)式為：則用數(shù)據(jù)流方式描述為：assignF=(a&b)|(~(c&d))。modulemux4_1c(out,in1,in2,in3,in4,s0,s1);inputin1,in2,in3,in4,s0,s1;outputout;assignout=(in1&~s0&~s1)|(in2&~s0&s1)|(in3&s0&~s1)|(in4&s0&s1);endmodule如用數(shù)據(jù)流描述設(shè)計(jì)的4選1MUX邏輯表達(dá)式：3、行為描述

就是對設(shè)計(jì)實(shí)體的數(shù)學(xué)模型的描述，其抽象程度遠(yuǎn)高于結(jié)構(gòu)描述方式和數(shù)據(jù)流描述。當(dāng)描述一個設(shè)計(jì)實(shí)體的行為時，無需知道具體電路的結(jié)構(gòu)，只需要描述清楚輸入與輸出信號的行為，而不需要花費(fèi)更多的精力關(guān)注設(shè)計(jì)功能的門級實(shí)現(xiàn)。這種描述通常用過程語句（always和initial)進(jìn)行描述。modulemux4_1b(out,in1,in2,in3,in4,s0,s1);inputin1,in2,in3,in4,s0,s1;outputregout;always@(*) //使用通配符*case({s0,s1})2'b00:out=in1;2'b01:out=in2;2'b10:out=in3;2'b11:out=in4;default:out=2'bx;//x不確定狀態(tài)endcaseendmodule如用case語句描述設(shè)計(jì)的4選1MUX分別對以上介紹的三種原理進(jìn)行編程、仿真得到驗(yàn)證結(jié)果。四、實(shí)驗(yàn)步驟實(shí)驗(yàn)報(bào)告要求1、分析每種電路描述方法的特點(diǎn)。2、通過三種描述電路方法設(shè)計(jì)三人表決器邏輯電路。給出設(shè)計(jì)過程，并仿真驗(yàn)證。輸入輸出abcf00010111000001010011100101110111邏輯表達(dá)式：【例2.1】三人表決電路的Verilog描述modulevote(a,b,c,f); //模塊名與端口列表inputa,b,c; //模塊的輸入端口outputf; //模塊的輸出端口