一周搞定系列之?dāng)?shù)電全集

一、邏輯門數(shù)電1一、邏輯門電路的分類按功能特點不同分普通門(推拉式輸出)

CMOS傳輸門

輸出開路門三態(tài)門按邏輯功能不同分與門

或門

非門

異或門

與非門

或非門

與或非門

按電路結(jié)構(gòu)不同分

TTL

集成門電路

CMOS

集成門電路輸入端和輸出端都用三極管的邏輯門電路。

用互補對稱MOS管構(gòu)成的邏輯門電路。2二、高電平和低電平的含義

高電平和低電平為某規(guī)定范圍的電位值，而非一固定值。

高電平信號是多大的信號？低電平信號又是多大的信號？10高電平低電平01高電平低電平正邏輯體制負(fù)邏輯體制正邏輯：一般高電平為3.5~5V，低電平為0~0.3V負(fù)邏輯：一般高電平為0~0.3V，低電平為3.5~5V3一、與門電路Y=AB表達式：真值表：與門：只有當(dāng)輸入全為‘1’時，輸出才為‘1’，否那么為‘0’4二、或門Y=A+B真值表：真值表：三、非門或門：只要一個輸入為1，輸出為1，全0輸出為0非門：輸入和輸出相反5異或門：輸入相異，輸出為1同或門：輸入相同，輸出為1異或邏輯同或邏輯⊙6“與非〞門電路有“0〞出“1〞，全“1〞出“0〞“與”門&ABCY&ABC“與非”門00010011101111011001011101011110ABYC“與非”門邏輯狀態(tài)表Y=ABC邏輯表達式：1Y“非”門7“或非〞門電路有“1〞出“0〞，全“0〞出“1〞1Y“非”門00010010101011001000011001001110ABYC“或非”門邏輯狀態(tài)表“或”門ABC>1“或非”門YABC>1Y=A+B+C邏輯表達式：8(一)OC門〔Opencollectorgate〕介紹：集電極開路的門電路OC門OC作用1、自己加上拉電阻和電源，可增加驅(qū)動能力 〔但注意灌電流，即流入芯片所能承受的最大電流〕2、實現(xiàn)“線與邏輯〞。OD門為漏極開路的門電路，功能和OC門差不多9(二)三態(tài)輸出門介紹：具有三種狀態(tài)的門電路，分別為高電平，低電平

高阻態(tài)。當(dāng)EN=0

時，Y=A，三態(tài)門處于工作狀態(tài)；當(dāng)EN=1

時，三態(tài)門輸出呈現(xiàn)高阻態(tài)，又稱禁止態(tài)。高阻態(tài)：就好似輸入引腳懸空，對后級無影響，它的狀態(tài)由后級電路的狀態(tài)決定。10C、C為互補控制信號由一對參數(shù)對稱一致的增強型NMOS管和PMOS管并聯(lián)構(gòu)成。PMOSCuI/uOVDDCMOS傳輸門電路結(jié)構(gòu)uO/uIVPCNMOSVN(三)CMOS傳輸門

工作原理

MOS管的漏極和源極結(jié)構(gòu)對稱，可互換使用，因此CMOS傳輸門的輸出端和輸入端也可互換。uOuIuIuO當(dāng)C=0V，uI=0~VDD時，VN、VP

均截止，輸出與輸入之間呈現(xiàn)高電阻，相當(dāng)于開關(guān)斷開。

uI不能傳輸?shù)捷敵龆?，稱傳輸門關(guān)閉。CC當(dāng)C=VDD，uI=0~VDD時，VN、VP中至少有一管導(dǎo)通，輸出與輸入之間呈現(xiàn)低電阻，相當(dāng)于開關(guān)閉合。

uO=uI，稱傳輸門開通。

C=1，C=0時，傳輸門開通，uO=uI；

C=0，C=1時，傳輸門關(guān)閉，信號不能傳輸。11CMOS門電路比之TTL的主要特點

1、功耗極低

2、抗干擾能力強3、電源電壓范圍寬4、輸出信號擺幅大(UOHVDD，UOL0V)〔對于TTL門低電平大約為0.3V〕5、輸入阻抗高6、扇出系數(shù)大〔帶負(fù)載能力強〕7、對于一般情況下，TTL門比COMS門電平翻轉(zhuǎn)快一些12閑置輸入端的處理

TTL電路輸入端懸空時相當(dāng)于輸入高電平，CMOS電路多余輸入端不允許懸空。

CMOS電路多余輸入端與有用輸入端的并接僅適用于工作頻率很低的場合。或門和或非門與門和與非門多余輸入端接地或與有用輸入端并接多余輸入端接正電源或與有用輸入端并接13二、集成邏輯門電路的選用

1、工作頻率要求〔上下電平翻轉(zhuǎn)所需時間〕2、輸入電源電壓要求3、功耗問題4、電平翻轉(zhuǎn)對輸入電壓的要求5、注意灌電流和拉電流14數(shù)電二、組合邏輯電路15什么組合邏輯電路？它就是有一些邏輯門電路搭建，為實現(xiàn)某種功能而組合的電路。特點：在任意時刻的輸出僅僅取決于該時刻的輸入，與電路原來的狀態(tài)無關(guān)。分析下面邏輯電路圖實現(xiàn)的功能一、根據(jù)電路圖分析邏輯功能16根據(jù)圖分析組合邏輯的方法：第一步：組合邏輯電路圖第二步：邏輯表達式第三步：最簡表達式第四步：真值表第五步：確切電路功能注意：我們可以用multisim中的邏輯轉(zhuǎn)換儀幫我們

實現(xiàn)上述步驟，方便、簡潔。17二、根據(jù)題目要求設(shè)計邏輯電路[例]有一個火災(zāi)報警系統(tǒng)，設(shè)有煙感、溫感和紫外光感三種不同類型的火災(zāi)探測器。為了防止誤報警，只有當(dāng)其中兩種或三種探測器發(fā)出探測信號時，報警系統(tǒng)才產(chǎn)生報警信號，試用與非門設(shè)計產(chǎn)生報警信號的電路。設(shè)計方法：第一步：問題的提出第三步：邏輯表達式第四步：最簡表達式第二步：真值表第五步：邏輯電路18題目分析：1、探測器發(fā)出報警信號就兩種可能A、有火災(zāi)，高電平〔邏輯1〕B、無火災(zāi)，低電平〔邏輯0〕2、假定煙感、溫感、紫外光感分別為輸入信號A、B、C，三信號，當(dāng)有兩個以上信號成立時，那么有火災(zāi)。19設(shè)計一個4人表決電路。如果3人或3人以上同意，那么通過；反之，那么被否決。用與非門實現(xiàn)。思考題：20數(shù)電三、編碼器和譯碼器21譯碼器和編碼器〔特定含義：規(guī)那么、順序〕二進制代碼某種代碼譯碼編碼譯碼器編碼器22一、編碼器的類型編碼器1、二進制編碼器2、二-十進制編碼器

3、優(yōu)先編碼器

23二、二進制編碼器1111000000001101000000101001000000010001000011000001000010000001001000000001000000000001Y0Y1Y2I7I6I5I4I3I2I1I0輸出輸入用n位二進制數(shù)碼對2n個輸入信號進行編碼的電路I024三、二－十進制編碼器將0~9十個十進制數(shù)轉(zhuǎn)換為二進制代碼的電路。又稱十進制編碼器。

I1I2I3I4I5I6I7Y0Y1Y2I8I9Y310011000000000000101000000001110001000000001100001000000101000001000000010000001000011000000001000010000000001001000000000001000000000000001Y0Y1Y2Y3I9I8I7I6I5I4I3I2I1I0輸出輸入I025為何要使用優(yōu)先編碼器？四、優(yōu)先編碼器

(即PriorityEncoder)

1111000000001101000000101001000000010001000011000001000010000001001000000001000000000001Y0Y1Y2I7I6I5I4I3I2I1I0輸出輸入允許同時輸入數(shù)個編碼信號，并只對其中優(yōu)先權(quán)最高的信號進行編碼輸出的電路。普通編碼器在任何時刻只允許一個輸入端請求編碼，否那么輸出發(fā)生混亂。26二

-

十進制優(yōu)先編碼器

CT74LS1470111111111110101111111110×00111111110××1101111110×××010111110××××10011110×××××0001110××××××111010×××××××01100××××××××1111111111111Y0Y1Y2Y3I9I8I7I6I5I4I3I2I1輸出輸入27優(yōu)先編碼器測試型號：74LS148D特點：8端輸入3端輸出，是8線—3線優(yōu)先編碼器，7端優(yōu)先級最高，0端優(yōu)先級最低真值表：EI選通輸入端(低電平有效)GS

寬展端EO

選通輸出端28一、譯碼的概念與類型

譯碼是編碼的逆過程。

譯碼器二進制譯碼器二-十進制譯碼器

數(shù)碼顯示譯碼器29二、二進制譯碼器將輸入二進制代碼譯成相應(yīng)輸出信號的電路。n位

二進制代碼

2n位

譯碼輸出二進制譯碼器譯碼輸出100011010001001010000100Y3Y2Y1Y0A0A1譯碼輸入譯碼輸出高電平有效譯碼輸出011111101101110110111000Y3Y2Y1Y0A0A1譯碼輸入0000譯碼輸出低電平有效30(一)3線－8線譯碼器CT74LS138簡介

(一)

3線－8線譯碼器CT74LS1380111111111101101111110110111011111101011110111100101111101111100111111011010011111110110001111111100000111111111××××011111111×××1×Y7Y6Y5Y4Y3Y2Y1Y0A0A1A2STB+STCSTA輸出輸入CT74LS138

真值表31將BCD碼的十組代碼譯成0~9十個對應(yīng)輸出信號的電路，又稱4線–10線譯碼器。三、二－十進制譯碼器32YA0A1A2數(shù)碼顯示譯碼器譯碼器YYYYYY驅(qū)動器YYYYYYYA3a數(shù)碼顯示器bcdefgbcdefgabcdefga四、數(shù)碼顯示譯碼器

(一)

數(shù)碼顯示譯碼器的結(jié)構(gòu)和功能示意0101a數(shù)碼顯示器bcdefgYA0A1A2數(shù)碼顯示譯碼器譯碼器YYYYYY驅(qū)動器YYYYYYYA3bcdefgabcdefga輸入BCD碼輸出驅(qū)動七段數(shù)碼管顯示相應(yīng)數(shù)字0001333.七段顯示譯碼器LE為鎖存控制端，高電平鎖存，低電平傳輸數(shù)據(jù)LT為燈測試端，高電平顯示正常，低電平各段都亮BI為消隱功能端，低電平各段都不亮，為消隱狀態(tài)34數(shù)電三、觸發(fā)器35(4-36)概述數(shù)字電路：分組合邏輯電路和時序邏輯電路兩大類。組合邏輯電路的根本單元是門電路。時序邏輯電路的根本單元是觸發(fā)器。

一、觸發(fā)器與門電路的區(qū)別

門電路某一時刻的輸出信號完全取決于該時刻的輸入信號，無記憶功能。

觸發(fā)器具有記憶功能，能夠在無信號的情況下，保持上一次的信號。

二、觸發(fā)器的現(xiàn)態(tài)和次態(tài)

現(xiàn)態(tài)Qn——觸發(fā)器接收輸入信號之前的狀態(tài)

次態(tài)Qn+1——觸發(fā)器接收輸入信號之后的狀態(tài)

36(4-37)從電路結(jié)構(gòu)不同分1、根本觸發(fā)器2、同步觸發(fā)器3、邊沿觸發(fā)器從邏輯功能不同分1、RS觸發(fā)器2、JK觸發(fā)器3、D觸發(fā)器4、T觸發(fā)器5、T’觸發(fā)器

三、觸發(fā)器的分類觸發(fā)器根本觸發(fā)器同步觸發(fā)器邊沿觸發(fā)器輸入信號直接加到輸入端，是觸發(fā)器的根本電路結(jié)構(gòu)，是構(gòu)成其他類型觸發(fā)器的根底。輸入信號經(jīng)過控制門輸入，控制門受時鐘信號CP控制。只在時鐘信號CP的上升沿或下降沿時刻，輸入信號才能被接收。371、根本RS觸發(fā)器2、S、R端不能同時為0，當(dāng)S和R都為1時，輸出保持為上一狀態(tài)1、S為置位端，低電平有效，輸出為1

R為復(fù)位端，低電平有效，輸出為0RS觸發(fā)器特點：特性方程：芯片型號：CC404438根本電路測試392、時鐘控制R-S觸發(fā)器QQRSRSCPC1特點：1、具有時鐘輸入引腳CP2、輸出信號不僅和輸入信號有關(guān)還和時鐘信號相關(guān)1、當(dāng)CP=1時，

S為置位端，高電平有效，輸出為1

R為復(fù)位端，高電平有效，輸出為02、S、R端不能同時為1，當(dāng)S和R都為0或CP=1時，輸出保持為上一狀態(tài)約束條件CP=1特性方程：40

一、邊沿觸發(fā)器邏輯功能分類

1、JK觸發(fā)器

凡具有保持、置1、置0、翻轉(zhuǎn)功能的電路都稱為JK型時鐘觸發(fā)器，簡稱JK觸發(fā)器。CP下降沿(或上升沿)有效特性方程芯片型號：74LS112D4174LS112DJK觸發(fā)器測試電路42(4-43)⑶邏輯符號⑴特性表⑵特性方程

凡具有保持、翻轉(zhuǎn)功能的電路，即當(dāng)T=0是保持狀態(tài)不變，T=1時翻轉(zhuǎn)的電路，都稱為T觸發(fā)器。3、T型觸發(fā)器翻轉(zhuǎn)101011保持010001注Qn+1TQnCP下降沿(或上升沿)有效Q1TC1CPTQ(4-43)(4-44)T觸發(fā)器特性方程：與JK觸發(fā)器的特性方程比較，得：JK觸發(fā)器→T觸發(fā)器44JK觸發(fā)器變T觸發(fā)器測試電路45DQn+10011功能置0置1特性表CP下降沿(或上升沿)時刻有效特性方程2、D型觸發(fā)器凡具有置1、置0功能的電路都稱為D型時鐘觸發(fā)器，簡稱D型觸發(fā)器或D觸發(fā)器。芯片型號：74LS74DQ1DC1CPDQ(a)Q1DC1CPDQ(b)46JK觸發(fā)器→D觸發(fā)器D觸發(fā)器的特性方程JK觸發(fā)器的特性方程47(4-48)D觸發(fā)器→T

觸發(fā)器邏輯功能：

每來一次時鐘脈沖，信號就翻轉(zhuǎn)一次48D觸發(fā)器到T’觸發(fā)器49計數(shù)器定義原理應(yīng)用用以統(tǒng)計輸入計數(shù)脈沖(CP)個數(shù)的電路計數(shù)器內(nèi)部由觸發(fā)器構(gòu)成，觸發(fā)器具有記憶功能，1個觸發(fā)器單元能存儲1位二進制數(shù)計數(shù)、定時和分頻分類CP脈沖引入的方式：同步、異步計數(shù)器計數(shù)值的增減趨勢：加法、減法、循環(huán)計數(shù)器計數(shù)容量：二進制、十進制、

任意進制計數(shù)器相關(guān)概念50同步計數(shù)器和異步計數(shù)器的區(qū)別異步計數(shù)器同步計數(shù)器區(qū)別：1、同步計數(shù)器的外部時鐘端都連在一起，而異步計數(shù)器沒有。2、同步計數(shù)器在外部信號到來時觸發(fā)器同時翻轉(zhuǎn)，而異步計數(shù)器的觸發(fā)器為串行連接。工作頻率較低3、異步計數(shù)器輸出狀態(tài)的建立，要比CP慢一個傳輸時間，容易存在競爭冒險51同步二進制計數(shù)器——74LS161集成計數(shù)器〔2〕74LS161功能表輸入輸出

ETEPCP

D0

D1

D2

D3Q0

Q1

Q2

Q30××××××××10××↑d0

d1

d2

d31111↑××××110××××××11×0×××××0000d0

d1

d2

d3計數(shù)保持保持分析：1、當(dāng)為0時，輸出全02、當(dāng)為1，為0時，輸入和輸出相同3、=

=ET=EP=1時，為計數(shù)功能〔1〕各引腳功能符號的意義：D0~D3：并行數(shù)據(jù)預(yù)置輸入端Q0~Q3：數(shù)據(jù)輸出端ET、EP：計數(shù)控制端CP：時鐘脈沖輸入端〔↑〕C：進位端〔進位輸出高電平〕異步去除控制端〔低電平有效〕置數(shù)控制端〔低電平有效〕(4-52)74LS161電路測試(4-53)4.十進制計數(shù)器同步十進制計數(shù)器——74LS192集成計數(shù)器▲邏輯符號

輸入輸出

RD

CU

CD

D0

D1

D2

D3Q0

Q1

Q2

Q300××d0

d1

d2d3

10↑1××××101↑××××1011×××××1××××××d0

d1

d2

d3加計數(shù)減計數(shù)保持0000▲74LS192功能表各引腳功能符號的意義：D0~D3：并行數(shù)據(jù)輸入端Q0~Q3：數(shù)據(jù)輸出端CU：加法計數(shù)脈沖輸入端CD：減法計數(shù)脈沖輸入端RD

：異步置0端（高電平有效）：置數(shù)控制端（低電平有效）

：加法計數(shù)時，進位輸出端（低電平有效）

：減法計數(shù)時，借位輸出端（低電平有效）(4-54)應(yīng)用電路設(shè)計(4-55)▲利用74LS192實現(xiàn)100進制計數(shù)器

將多個74LS192級聯(lián)可以構(gòu)成高位計數(shù)器。例如：用兩個74LS192可以組成100進制計數(shù)器。56應(yīng)用電路設(shè)計57〔1〕直接選用已有的計數(shù)器。例如，欲構(gòu)成十進制計數(shù)器，可直接選用十進制異步計數(shù)器74LS192?！?〕用兩個計數(shù)器串接可以構(gòu)成模為兩者之積的計數(shù)器。例如，用模6和模10計數(shù)器串接起來，可以構(gòu)成模60計數(shù)器?！?〕利用反響法改變原有計數(shù)長度這種方法是，當(dāng)計數(shù)器計數(shù)到某一數(shù)值時，由電路產(chǎn)生的置位脈沖或復(fù)位脈沖，加到計數(shù)器預(yù)置數(shù)控制端或各個觸發(fā)器清零端，使計數(shù)器恢復(fù)到起始狀態(tài)，從而到達改變計數(shù)器模的目的。任意進制計數(shù)器的方法通常有三種:5874LS160集成計數(shù)器(十進制同步計數(shù)器)

▲邏輯符號74LS160的功能表輸入輸出

EPETCP

D0

D1

D2

D3Q0

Q1

Q2

Q30×××