現(xiàn)場可編程門陣列FGA器件

現(xiàn)場可編程門陣列FGA器件器件CLB陣列CLB數(shù)觸發(fā)器數(shù)最大RAM位數(shù)XC4003/A300010×101003603200XC4003H300010×101002003200XC4003E300010×101003603200XC40101000020×20400112012800XC40252500032×321024256032768XC4025E2500032×321024256032768XC4044EX4400040×401600384051200XC4062XL6200048×482304637673728表8-4-1

XC4000系列器件主要特征

概述

FPGA一般是可配置邏輯模塊CLB(ConfigutableLogicBlocks)、輸入/輸出模塊IOB(Input/OutputBlocks)和互連資源ICR(InterconnectCapitalResource)及一個用于存放編程數(shù)據(jù)的靜態(tài)存儲器SRAMFPGA器件基本結(jié)構(gòu)、性能不盡相同。圖8-4-1

XC4000系列FPGA基本結(jié)構(gòu)CLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLBCLB可編程開關(guān)矩陣可編程輸入/輸出模塊IOB互連資源ICR可配置邏輯模塊CLB

FPGA器件基本結(jié)構(gòu)

IOB提供內(nèi)部邏輯陣列與外部引出線之間的編程接口；ICR經(jīng)編程實現(xiàn)CLB與CLB以及CLB與IOB之間的互連。

可配置邏輯模塊（CLB）每個CLB由兩個觸發(fā)器、兩個獨立的4輸入組合邏輯函數(shù)發(fā)生器（F、G）和由數(shù)據(jù)選擇器組成的內(nèi)部控制電路構(gòu)成。

CLB有13個輸入和4個輸出，輸入與輸出可與CLB周圍的互連資源相連，如圖8-4-3所示。兩個組合邏輯函數(shù)發(fā)生器F和G為查找表結(jié)構(gòu)。其工作原理類似于用ROM實現(xiàn)多種邏輯函數(shù)，F(xiàn)和G的輸入等效于ROM的地址碼，通過查找ROM中的地址表，即可得到相應的組合邏輯函數(shù)輸出。圖8-4-3

CLB與互連資源互連關(guān)系開關(guān)

矩陣開關(guān)

矩陣開關(guān)

矩陣開關(guān)

矩陣F4C4G4YoutYG3C3F3G2C2F2XoutG1C1KF1X互連資源邏輯圖圖8-4-4

CLB的配置F'/G'F/G4變量

輸入(a)F'/G'F/G5變量

輸入輸出(b)H'HF'F9變量

輸入輸出(c)H'HG'G輸出每個組合邏輯函數(shù)發(fā)生器的輸出可以是4變量的任意組合邏輯函數(shù)。第三個組合邏輯函數(shù)發(fā)生器H，可以完成3輸入（F'、G'和外部輸入H1）的任意組合邏輯函數(shù)。將F、G和H編程組合配置，一個CLB可以完成任意兩個獨立4變量或任意一個5變量邏輯函數(shù)；或任意一個4變量邏輯函數(shù)加上一些5變量邏輯函數(shù)；甚至一些9變量邏輯函數(shù)。圖8-4-5

函數(shù)發(fā)生器作為RAM使用的框圖WEDinG'GG1G2G3G4地址線

A0～A3WEDinF'FF1F2F3F4地址線

A0～A3&≥1M&≥1MG寫控制F寫控制M●WED1/A4D0ECC1C2C3C4MM配量存儲器的一位

F和G組合邏輯函數(shù)發(fā)生器還可以作為器件內(nèi)高速RAM或小的可讀/寫存儲器使用，由工作方式字編程控制。當工作方式字設置存儲功能有效時，作為內(nèi)部存儲器使用。將WE、D1/A4、D0和EC（不用）接入到CLB，作為存儲器的寫使能、數(shù)據(jù)信號或地址信號。F1～F4和G1～G4相當于地址輸入信號，以選擇存儲器中的特定存儲單元。圖8-4-6

XC4000的IOB結(jié)構(gòu)C11DQ觸發(fā)器C11DQ觸發(fā)

鎖存器延時擺率

控制上拉/下

拉電阻VCC輸出

緩沖器輸入

緩沖器OE輸出輸出

時鐘I1I2輸入

時鐘I/O

可編程I/O模塊（IOB）

XC4000IOB由輸入觸發(fā)器、輸入緩沖器和輸出觸發(fā)/鎖存器、輸出緩沖器組成，每個IOB控制一個外部引出端。通過編程，可以將IOB作為輸入或輸出接口使用。

IOB還具有可編程電壓擺率控制，可配置系統(tǒng)達到低噪聲或高速度設計。電壓擺率加快，能使系統(tǒng)傳輸延遲短，工作速度提高，但同時會在系統(tǒng)中引入較大的噪聲。因此，對系統(tǒng)中速度起關(guān)鍵作用的輸出應選用較快的電壓擺率；對噪聲要求較嚴的系統(tǒng)，應折中考慮，選擇比較適當?shù)碾妷簲[率，以抑制系統(tǒng)噪聲。輸入和輸出觸發(fā)器有各自的時鐘輸入信號，通過編程可選擇上升沿觸發(fā)或下降沿觸發(fā)。

可編程內(nèi)部互連資源（ICR）

ICR由縱橫分布在CLB陣列之間的金屬線網(wǎng)絡和位于縱橫線交叉點上的可編程開關(guān)矩陣組成。

XC4000系列使用的是分層連線資源結(jié)構(gòu)，根據(jù)應用的不同，ICR一般提供3種連接結(jié)構(gòu)，即通用單/雙長線連接、長線連接和全局連接。１．通用單/雙長線連接主要用于CLB之間的連接，任意兩點間的連接都要通過開關(guān)矩陣。它提供了相鄰CLB之間的快速互連和復雜互連的靈活性，但傳輸信號每通過一個可編程開關(guān)矩陣，就增加一次時延。因此，F(xiàn)PGA內(nèi)部時延與器件結(jié)構(gòu)和邏輯布線有關(guān)，它的信號傳輸時延不可確定。圖8-4-7

通用單/雙長線連接結(jié)構(gòu)F4C4G4YQYG3C3F3G2C2F2XQG1C1KF1X開關(guān)

矩陣開關(guān)

矩陣開關(guān)

矩陣開關(guān)

矩陣CLBCLBCLBCLB開關(guān)矩陣(a)(b)CLB通用單長線連接結(jié)構(gòu)通用單長線相鄰的通用單長線通用雙長線連接結(jié)構(gòu)通用雙長線通用雙長線可連接兩個非相鄰的CLB圖8-4-7

通用單/雙長線連接結(jié)構(gòu)(c)(d)PSMPSMPSMPSMCLBCLB

2CLBCLB

3CLBCLBCLB

4CLB

1CLB雙長線單長線可編程

開關(guān)矩陣每個開關(guān)矩陣的連線點

上有6個選通晶體管通用單/雙長線連接結(jié)構(gòu)通用單長線連接相鄰CLB通用雙長線連接非相鄰CLB可編程開關(guān)矩陣的結(jié)構(gòu)２．長線連接在通用單/雙長線的旁邊還有3條從陣列的一頭連到另一頭的線段，稱為水平長線和垂直長線。這些長線不經(jīng)過可編程開關(guān)矩陣，信號延時時間小，長線主要用于長距離或多分支信號的傳送。３．全局連接

8條全局線貫穿XC4000器件，可達到每個CLB。全局連接主要用于傳送一些公共信號，如全局時鐘信號、公用控制信號。圖8-4-8

9位數(shù)據(jù)偶校驗F'9位數(shù)據(jù)

并行輸入偶校驗

輸出(a)H'HG'a1a2a3a4a9a5a6a7a89位數(shù)據(jù)偶校驗a1a2a3a4a5a6a7a8a9EVEN(b)

FPGA的應用舉例例8-8用一個CLB實現(xiàn)一個9位數(shù)據(jù)偶校驗。解采用一個CLB實現(xiàn)一個9位數(shù)據(jù)偶校驗器電路如圖8-4-8所示。第1級兩個4輸入組合邏輯函數(shù)發(fā)生器分別鑒別前8位1的個數(shù)，輸出分別送到第2級組合邏輯函數(shù)發(fā)生器的輸入，與第9位數(shù)據(jù)進行比較。當1的個數(shù)為偶數(shù)時，輸出EVEN為低電平，反之為高電平。圖8-4-9

邊沿觸發(fā)16×1RAMWEDING'CPG1G2G3G4地址線

A0～A3WEDINF'CPF1F2F3F4地址線

A0～A3WED1D0ECC1C2C3C4GFM時鐘

CP輸出輸出例8-9用一個CLB構(gòu)成兩個邊沿觸發(fā)的16×1RAM。解采用一個CLB構(gòu)成兩個16×1RAM電路如圖8-4-9所示。在RAM模式下，F(xiàn)和G函數(shù)發(fā)生器中的查找表分別作為16×1RAM。F和G的4個輸入端分別對應存儲器的4位地址線(F和G地址一致)，來自控制信號的D1、D0分別為G和F的單個數(shù)據(jù)輸入線，WE為寫使能控制線。圖8-4-10

邊沿觸發(fā)32×1RAMWEDinG'KG1G2G3G4地址線

A0～A3WEDinF'KF1F2F3F4WED1/A4D0ECC1C2C3C4GFM時鐘

CLK輸出&M&MH'M配置存儲器的一位A0～A3

RAM地址線D0

數(shù)據(jù)輸入線例8-10用一個CLB構(gòu)成一個邊沿觸發(fā)的32×1RAM。解電路如圖8-4-10所示。在RAM模式下，F(xiàn)和G中的查找表分別作為16×1RAM，其輸出在H中組合。F和G的4個輸入對應存儲器的前4位地址線，D1/A4為第5位地址線。D0為單個數(shù)據(jù)輸入線，WE為寫使能控制線。例8-11用XC4000系列器件實現(xiàn)一個4位二進制同步加/減計數(shù)器。解設M為加/減控制信號。當M=0時，為加法計數(shù)，狀態(tài)轉(zhuǎn)移方程為當M=1時，為減法計數(shù)，狀態(tài)轉(zhuǎn)移方程為圖8-4-11

例8-11邏輯圖組合函數(shù)

發(fā)生器C11DQC11DQCLBQ0Q1組合函數(shù)

發(fā)生器C11DQC11DQCLBQ2Q3Q0Q1MQ0Q1MQ2Q3時鐘CP4位二進制

加/減

計數(shù)器(a)Q0Q2Q1Q3CPM(b)一個CLB中含有兩個D觸發(fā)器，并且可以實現(xiàn)兩個獨立的4變量或5變量組合邏輯函數(shù)。因此，用兩個CLB可以實現(xiàn)一個4位二進制同步加/減計數(shù)器。

FPGA器件的性能特點：

(1)采用SRAM編程技術(shù)，具有高密度、高速度、高可靠性和低功耗的特性。

(2)提供豐富的I/O端數(shù)和觸發(fā)器，集成度遠遠高于PAL和GAL器件。

(3)FPGA器件結(jié)構(gòu)靈活，內(nèi)部的CLB、IOB和ICR均可以編程，可以實現(xiàn)多個變量的任意邏輯。

(4)某些器件提供片內(nèi)高速RAM，可用于FIFO等設計。

(5)使用FPGA器件時需要進行數(shù)據(jù)配置，斷電后，配置數(shù)據(jù)自動丟失。

(6)內(nèi)部時延與器件結(jié)構(gòu)和邏輯連接有關(guān)，傳輸時延不可預測。C1ECQ1DRD時鐘CP1圖8-4-