基于FPGA的數(shù)字頻率計(jì)的設(shè)計(jì)開題報(bào)告

畢業(yè)設(shè)計(jì)〔論文〕材料之二〔2〕畢業(yè)設(shè)計(jì)〔論文〕開題報(bào)告基于FPGA勺數(shù)字頻率計(jì)

的設(shè)計(jì)開題報(bào)告內(nèi)容與要求一、畢業(yè)設(shè)計(jì)〔論文〕內(nèi)容及研究意義〔價(jià)值〕數(shù)字頻率計(jì)是計(jì)算機(jī)、通訊設(shè)備、音頻視頻等科研生成領(lǐng)域不可缺少的測量儀器,并且與許多電參量的測量方案、測量結(jié)果都有十分密切的關(guān)系.在數(shù)字電路中,頻率計(jì)屬于時(shí)序電路,它主要由具有記憶功能的觸發(fā)器構(gòu)成.在計(jì)算機(jī),被廣泛應(yīng)用于航天、電子、測控等領(lǐng)域.實(shí)際的硬件設(shè)計(jì)用到的器件較多,連線比擬復(fù)雜,而且會(huì)產(chǎn)生比擬大的延時(shí),造成測量誤差大、可靠性差.隨著可編程邏輯器件的廣泛應(yīng)用,以EDA工具作為開發(fā)平臺(tái),運(yùn)用VHDL語言,將使整個(gè)系統(tǒng)大大簡化,從而提升整體的性能和可靠性.本設(shè)計(jì)中包含由測頻限制信號(hào)發(fā)生器模塊、鎖存器和譯碼顯示模塊,提出了采用VHDL語言設(shè)計(jì)一個(gè)復(fù)雜的電路系統(tǒng),運(yùn)用自頂向下的設(shè)計(jì)思想,將系統(tǒng)按功能逐層分割的層次化設(shè)計(jì)方法進(jìn)行設(shè)計(jì).在頂層對(duì)內(nèi)部各功能塊的連接關(guān)系和對(duì)外的接口關(guān)系進(jìn)行了描述,而功能塊的邏輯功能和具體實(shí)現(xiàn)形式那么由下一層模塊來描述,各功能模塊采用VHDL語言描述.二、畢業(yè)設(shè)計(jì)〔論文〕研究現(xiàn)狀和開展趨勢〔文獻(xiàn)綜述〕在電子技術(shù)中,頻率是最根本的參數(shù)之一,并且與許多電參量的測量方案、測量結(jié)果都有十分密切的關(guān)系,因此頻率的測量就顯得更為重要.測量頻率的方法有多種,其中電子計(jì)數(shù)器測量頻率具有精度高、使用方便、測量迅速,以及便于實(shí)現(xiàn)測量過程自動(dòng)化等優(yōu)點(diǎn),是頻率測量的重要手段之一.電子計(jì)數(shù)器測頻有兩種方式：一是直接測頻法,即在一定閘門時(shí)間內(nèi)測量被測信號(hào)的脈沖個(gè)數(shù)；二是間接測頻法,如周期測頻法.直接測頻法適用于高頻信號(hào)的頻率測量,間接測頻法適用于低頻信號(hào)的頻率測量.本文闡述了用VHDLS言設(shè)計(jì)了一個(gè)簡單的數(shù)字頻率計(jì)的過程.而FPGA1英文FieldProgrammableGateArry的縮寫,即現(xiàn)場可編程門陣列,它是在PALGALEPLD等可編程器件的根底上進(jìn)一步開展的產(chǎn)物.它是作為專用集成電路〔ASIC〕領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的缺乏,又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn).FPG麻用了邏輯單元陣列〔LOALogicCellArry〕這樣一個(gè)新概念,內(nèi)部包括可配置邏輯模塊〔CLBConfigurableLogicBlock〕、輸入輸出模塊〔IOB,InputOutputBlock〕和內(nèi)部連線〔Interconnect〕三個(gè)局部.FPGA勺根本特點(diǎn)主要有：〔1〕采用FPGA設(shè)計(jì)ASIC電路,用戶不需要投片生產(chǎn)就能得到合用的芯片；2〕FPGAH故其他全定制或半定制ASIC電路的試樣片：〔3〕FPG秋部有豐富白^觸發(fā)器和I/O引腳；〔4〕FPGA1ASIC電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一；〔5〕FPGA采用高速CHMOS藝,功耗低,可以與CMOSTTL電平兼容.可以說,FPGA5片是小批量系統(tǒng)提高系統(tǒng)集成度和可靠性的最正確選擇之一.本設(shè)計(jì)中除被測信號(hào)的整形局部、鍵輸入局部和數(shù)碼顯示局部以外,其余全部在一片F(xiàn)PGA芯片上實(shí)現(xiàn),整個(gè)設(shè)計(jì)過程變得十分透明、快捷和方便,特別是對(duì)于各層次電路系統(tǒng)的工作時(shí)序的了解和把握顯得尤為準(zhǔn)確,而且具有靈活的現(xiàn)場可更改性.在不更改硬件電路的根底上,對(duì)系統(tǒng)進(jìn)行各種改良還可以進(jìn)一步提升系統(tǒng)的性能和測量頻率的范圍.該數(shù)字頻率計(jì)具有高速、精確、可靠、抗干擾性強(qiáng)、而且可根據(jù)需要進(jìn)一步提高其測量頻率的范圍而不需要更改硬件連接圖,具有現(xiàn)場可編程等優(yōu)點(diǎn).FPGAJ術(shù)正處于高速開展時(shí)期,新型芯片的規(guī)模越來越大,本錢也越來越低,低端的FPGAE逐步取代了傳統(tǒng)的數(shù)字元件,高端的FPGA^斷在爭奪ASIC的市場份額.先進(jìn)的ASIC生產(chǎn)工藝已經(jīng)被用于FPGA勺生產(chǎn),越來越豐富的處理器內(nèi)核被嵌入到高端的FPGAK片中,基于FPGA勺開發(fā)成為一項(xiàng)系統(tǒng)級(jí)設(shè)計(jì)工程.隨著半導(dǎo)體制造工藝的不同提升,FPGA的集成度將不斷提升,制造本錢將不斷降低,其作為替代ASIC來實(shí)現(xiàn)電子系統(tǒng)的前景將日趨光明.、畢業(yè)設(shè)計(jì)〔論文〕研究方案及工作方案〔含工作重點(diǎn)與難點(diǎn)及擬采用的途徑〕本設(shè)計(jì)是以FPGM核心的數(shù)字頻率設(shè)計(jì),其模塊結(jié)構(gòu)圖如下：本設(shè)計(jì)中的重點(diǎn)是對(duì)A3P030的FPGA奠塊的設(shè)計(jì),在設(shè)計(jì)動(dòng)筆前,應(yīng)首先對(duì)A3P030的有初步的了解,并在設(shè)計(jì)過程中慢慢分析,這也是本設(shè)計(jì)的一個(gè)難點(diǎn).在本設(shè)計(jì)中對(duì)FPGAW各模塊的接口電路設(shè)計(jì)也是一項(xiàng)需要花大量時(shí)間去投入,專研的.本設(shè)計(jì)的另一個(gè)難點(diǎn)就是對(duì)軟件編程的調(diào)試,由于根本知識(shí)相對(duì)較少,所以現(xiàn)在開始要重視起來.

工作方案:起止日期〔日/月〕周次內(nèi)容進(jìn)程3.1-3.71熟悉畢業(yè)論文的題目3.8-3.142查閱相關(guān)的資料〔FPG順料和相關(guān)期刊資料〕3.15-3.213確定設(shè)計(jì)的總體模塊結(jié)構(gòu)3.22-3.284撰寫開題報(bào)告3.29-4.454.5-4.116理清思路,提出論文設(shè)計(jì)方案4.12-4.187FPGA模塊的設(shè)計(jì)4.19-4.2584.26-5.29顯示模塊的設(shè)計(jì)5.3-5.9105.10-5.1611其余模塊的設(shè)計(jì)5.17-5.23125.24-5.3013軟件程序模塊的設(shè)計(jì)5.31-6.6146.7-6.1315論文初稿完成6.14-6.2016修改定稿,送審6.21-6.2717修改并準(zhǔn)備辯論6.28-7.418辯論四、主要參考文獻(xiàn)〔不少于10篇,期刊類文獻(xiàn)不少于7篇,應(yīng)有一定數(shù)量的外文文獻(xiàn),至少附一篇引用的外文文獻(xiàn)〔3個(gè)頁面以上〕及其譯文〕[1]潘松,黃繼業(yè).現(xiàn)代DSP技術(shù)[M].西安：西安電子科技大學(xué)出版社,2003[2]潘松,黃繼業(yè).EDA技術(shù)實(shí)用教程[M].北京：科學(xué)技術(shù)出版社,2002[3]徐志軍,徐光芒.CPLD?FPGA的開發(fā)與應(yīng)用[M].北京：電子工業(yè)出版社,2002[4]王鳳英.基于FPGA的數(shù)字頻率計(jì)設(shè)計(jì)與仿真[J].內(nèi)蒙古包頭.內(nèi)蒙古科技大學(xué)信息學(xué)院,2021[5]楊守良.基于FPGA的數(shù)字頻率計(jì)的設(shè)計(jì)和實(shí)現(xiàn)[J].重慶：渝西學(xué)院物理學(xué)與電子信息工程系,2005[6]程源,祝洪峰.基于的數(shù)字頻率計(jì)的設(shè)計(jì)與制作[J].電子制作,2021.[7]張兆莉蔡永泉王玨等.基于FPGA的數(shù)字頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn)[J].北京工業(yè)大學(xué),2006[8]:〃/down/1396451/wolfking326[9]林曉煥,林剛.基于VHDL§言的數(shù)字頻率計(jì)設(shè)計(jì)[J].西安工程學(xué)院學(xué)報(bào),2005,19〔3〕[10]郭改枝.基于復(fù)雜可編程邏輯器件的數(shù)字頻率計(jì)的設(shè)計(jì)與實(shí)現(xiàn)[J1.內(nèi)蒙古師范大學(xué)學(xué)報(bào),2005,34〔4〕:35—37[11]張霞.數(shù)字頻率計(jì)的VHDLE序設(shè)計(jì)[J].現(xiàn)代電子技術(shù),2001,〔09〕.[12]謝小東,李良超.基于FPGA勺等精度數(shù)字頻率計(jì)設(shè)計(jì)[J].實(shí)驗(yàn)科學(xué)與技術(shù),2005[13]JamesR,ArmstrongF,GailGray.DesignexpressionandSynthesisofVHDL[M].Cambridge:HarvardUniversityPress,2001

外文文獻(xiàn)：參考文獻(xiàn)節(jié)選FPGADevelopmentFlowAfteryoucreatetheLabVIEWFPGAVI,youcompilethecodetorunontheNIRIOhardware.Dependingonthecomplexityofyourcodeandthespecificationsofyourdevelopmentsystem,compiletimeforanFPGAVIcanrangefromminutestoseveralhours.Tomaximizedevelopmentproductivity,withtheRSeriesRIOdevicesyoucanuseabit-accurateemulationmodesoyoucanverifythelogicofyourdesignbeforeinitiatingthecompileprocess.WhenyoutargettheFPGADeviceEmulator,LabVIEWaccessesI/OfromthedeviceandexecutestheVIlogicontheWindowsdevelopmentcomputer.Inthismode,youcanusethesamedebuggingtoolsavailableinLabVIEWorWindows,suchasexecutionhighlighting,probes,andbreakpoints.OncetheLabVIEWFPGAcodeiscompiled,youcreateaLabVIEWhostVItointegrateyourNIRIOhardwareintotherestofyourPACsystem.Figure3川ustratesthedevelopmentprocessforcreatinganFPGAapplication.ThehostVIusescontrolsandindicatorsontheFPGAVIfrontpaneltotransferdatabetweentheFPGAontheRIOdeviceandthehostprocessingengine.ThesefrontpanelobjectsarerepresentedasdataregisterswithintheFPGA.ThehostcomputercanbeeitheraPCorPXIcontrollerrunningWindowsoraPC,PXIcontroller,CompactVisionSystem,orCompactRIOcontrollerrunningareal-timeoperatingsystem(RTOS).Intheaboveexample,weexchangethesetpoint,PIDgains,looprate,AI0,andAO0datawiththeLabVIEWhostVI.GromFPGAVIGromFPGAVIEmulale0外PCLotest?FtSeriesonlyjCompiI?toFPGACrealeHas!VI(3)Figure3.LabVIEWFPGADevelopmentFlowTheNIRIOdevicedriverincludesasetoffunctionstodevelopacommunicationinterfacetotheFPGA.ThefirststepinbuildingahostVIistoopenareferencetotheFPGAVIandRIOdevice.TheOpenFPGAVIReferencefunction,asseeninFigure2,alsodownloadsandrunsthecompiledFPGAcodeduringexecution.Afteropeningthereference,youreadandwritetothecontrolandindicatorregistersontheFPGAusingtheRead/WriteControlfunction.OnceyouwiretheFPGAreferenceintothisfunction,youcansimplyselectwhichcontrolsandindicatorsyouwanttoreadandwriteto.YoucanenclosetheFPGARead/WritefunctionwithinaWhileLooptocontinuouslyreadandwritetotheFPGA.Finally,thelastfunctionwithintheLabVIEWhostVIinFigure2istheCloseFPGAVIReferencefunction.TheCloseFPGAVIReferencefunctionstopstheFPGAVIandclosesthereferencetothedevice.NowyoucandownloadothercompiledFPGAVIstothedevicetochangeormodifyitsfunctionality.TheLabVIEWhostVIcanalsobeusedtoperformfloating-pointcalculations,datalogging,networking,andanycalculationsthatdonotfitwithintheFPGAfabric.Foraddeddeterminismandreliability,youcanrunyourhostapplicationonanRTOSwiththeLabVIEWReal-TimeModule.LabVIEWReal-TimesystemsprovidedeterministicprocessingenginesforfunctionsperformedsynchronouslyorasynchronouslytotheFPGA.Forexample,floating-pointarithmetic,includingFFTs,PIDcalculations,andcustomcontrolalgorithms,areoftenperformedintheLabVIEWReal-Timeenvironment.RelevantdatacanbestoredonaLabVIEWReal-TimesystemortransferredtoaWindowshostcomputerforoff-lineanalysis,datalogging,oruserinterfacedisplays.ThearchitectureforthisconfigurationisshowninFigure4.EachNIPACplatformthatoffersRIOhardwarecanrunLabVIEWReal-TimeVIs.Figure4.CompletePACArchitectureUsingLabVIEWFPGA,LabVIEWReal-TimeandHostPCWithineachRSeriesandCompactRIOdevice,thereisflashmemoryavailabletostoreacompiledLabVIEWFPGAVIandruntheapplicationimmediatelyuponpowerupofthedevice.Inthisconfiguration,aslongastheFPGAhaspower,itrunstheFPGAVI,evenifthehostcomputercrashesorispowereddown.Thisisidealforprogrammingsafetypowerdownandpowerupsequenceswhenunexpectedeventsoccur.UsingNISoftMotiontoCreateCustomMotionControllersTheNISoftMotionDevelopmentModuleforLabVIEWorovidesVIsandfunctionstohelpyoubuildcustommotioncontrollersaspartofNIPAChardwareplatformsthatcanincludeNIRIOdevices,DAQdevices,andCompactFieldPoint.NISoftMotionprovidesallofthefunctionsthattypicallyresideonamotion

controllerDSP.Withit,youcanhandlepathplanning,trajectorygeneration,andpositionandvelocityloopcontrolintheNILabVIEWenvironmentandthendeploythecodeonLabVIEWReal-TimeorLabVIEWFPGA-basedtargethardware.NISoftMotionincludesfunctionsfortrajectorygeneratorandsplineengineandexampleswithcompletesourcecodeforsupervisorycontrol,position,andvelocitycontrolloopusingthePIDalgorithm.SupervisorycontrolandthetrajectorygeneratorrunonaLabVIEWReal-Timetargetandrunatmillisecondlooprates.ThesplineengineandthecontrolloopcanruneitheronaLabVIEWReal-TimetargetatmillisecondloopratesoronaLabVIEWFPGAtargetatmicrosecondlooprates.中文譯FPGAFf發(fā)流程等你創(chuàng)立了LabVIEWFPGA/I后,應(yīng)該編譯將在NI的RIO硬件上運(yùn)行的代碼.根據(jù)你的代碼的復(fù)雜性和開發(fā)系統(tǒng)的規(guī)格,為一個(gè)FPGA/I的編譯時(shí)間將從數(shù)分鐘到數(shù)小時(shí)不等.為了是開發(fā)效能最大,利用R系列的RIO設(shè)備,你可以用精確到1比特的仿真模式,那樣就可以在開始編譯進(jìn)程之前檢驗(yàn)?zāi)阍O(shè)計(jì)的邏輯.當(dāng)你用FPG臉真設(shè)備時(shí),LabVIEW由該設(shè)備進(jìn)行輸入輸出,并且在Windows電腦上執(zhí)行VI的邏輯.在這種模式,你可以用LabVIEW1的車+對(duì)Windows的相同調(diào)試工具,比方重點(diǎn)執(zhí)行、探針、斷點(diǎn).一旦LabVIEWFPGAJ代碼被編譯,你就創(chuàng)立了一個(gè)LabVIEW“主機(jī)〞VI來將你的NIRIO硬件整合到了PAC系統(tǒng).圖三說明了創(chuàng)立FPGAE用程序的開發(fā)過程.“主機(jī)〞VI運(yùn)用在FPGA/I面板的限制器和指示器來在RIO設(shè)備上的FPGAF□“主機(jī)〞處理機(jī)械之間傳遞數(shù)據(jù).這些面板被描述為FPGAk的數(shù)據(jù)存放器.“主機(jī)〞既可以是運(yùn)行在Windows個(gè)人計(jì)算機(jī)、PXI限制器或緊湊型視覺系統(tǒng)的PC或PXI限制器,也可以是運(yùn)行在實(shí)時(shí)操作系統(tǒng)〔RTOS上的緊湊RIO限制器.在上面例子中,我們與LabVIEW主AIO、AO噴AIO、AO噴據(jù).機(jī)VI交換了固定點(diǎn)、PID增長、循環(huán)速度、Compi屜toFPGAFPGAVIItmulale.口

PCI.test

(FtSeriescnlyjCreak

Host⑶圖三.LabVIEWFPGAFF發(fā)流程N(yùn)I的RIO設(shè)備驅(qū)動(dòng)程序包括一系列為開發(fā)FPGAh通信接口的功能.構(gòu)建主機(jī)VI的第一步是翻開一個(gè)對(duì)FPGA/I和RIO設(shè)備的引用.翻開了FPGA/I的引用,如圖2,也就在執(zhí)行時(shí)下載并運(yùn)行了編譯過的FPGA弋碼.翻開引用后,你就能用讀寫限制函數(shù)對(duì)在FPGAk的限制器和指示器存放器進(jìn)行讀寫.一旦你將FPG&I用寫到函數(shù)內(nèi),你只要選擇你想讀寫的限制器和指示器就可以了.你可以將FPG徽寫函數(shù)封裝在while循環(huán)內(nèi)一邊持續(xù)地對(duì)FPGAS行讀寫.最后,圖二中的LabVIEW莊機(jī)VI的最后一個(gè)函數(shù)就是FPGAVI引用的關(guān)閉函數(shù).它停止了FPGAVI并關(guān)閉了對(duì)設(shè)備的引用.現(xiàn)在你就能通過將其他的已編譯FPGAVI下載到設(shè)備來更改它的功能了.LabVIEW主機(jī)VI也能用來進(jìn)行浮點(diǎn)運(yùn)算、數(shù)據(jù)記錄、網(wǎng)絡(luò)及任何不適宜FPGA構(gòu)造的計(jì)算.由于增強(qiáng)了確定性與可靠性,你可以在一個(gè)有LabVIEW摸時(shí)模塊的RTOS〔實(shí)時(shí)操作系統(tǒng)〕上運(yùn)行你的主機(jī)應(yīng)用.LabVIEW摸施系統(tǒng)能為與FPGAC時(shí)或不同時(shí)的功能提供確切的運(yùn)算器