3D DRAM封裝技術的應用

3DDRAM封裝技術的應用作者：BiaoCai、VipinchandraPatel、EdmundD.Blackshear,IBM服務器系統(tǒng)的需求推動了3DDRAM技術的進展。新一代技術提供了形狀因子（即幾何尺寸和形狀）、電氣和功率性能方面的優(yōu)勢。同時也帶來了更為復雜的設計、新的裝配技術和失效機理。最佳的3DDRAM技術是由這種優(yōu)勢、成本、入市時間和可靠性的綜合權衡決定的。本文詳盡分析了用于DDR2、DDR3和未來服務器存儲系統(tǒng)的最佳3DDRAM技術的特征。TSV（硅通孔）DRAM陣列堆疊有望帶來超級的功率性能，這可能是意義重大的市場推動力。文中還論述了對這一未來技術的權衡和工藝發(fā)展趨勢。服務器系統(tǒng)的需求推動3DDRAM技術服務器系統(tǒng)存儲量至少每代增長2X。系統(tǒng)空間體積配置限制了存儲器插闡模塊的總數，因此要求增長存儲器模塊密度。近幾年來，“下一代芯片縮小”減緩和成本交叉點在模塊密度增長要求和DRAM芯片密度增長之間產生了差距，并且正在擴大（圖1），為3DDRAM技術創(chuàng)造了應用空間。豚Nfi削I#。W曲?24圖L服務器存儲摸塊密度要求^DRAM芯片縮小之間的關系DDR23D封裝技術DDR2存儲器原來是用BGA單片封裝。有互為競爭的二種DDR23D技術：BGA堆疊（疊層封裝）和引線鍵合芯片堆疊。二者均是2005年左右在舊M服務器平臺中引入的。BGA堆疊（疊層封裝）在舊M服務器平臺中采用了幾種BGA堆疊設計（圖2）。這些設計有一個共同點，即封裝獨立的DRAM芯片。沒有芯片級老化功能時，單一封裝可實現堆疊工藝前的老化，這對維持堆疊封裝良率非常重要。當新一代DRAM芯片良率仍處于上升階段時，缺乏KGD（已知好芯片）對堆疊封裝良率來說是一個問題。BGA堆疊提供了這一問題的解決途徑。到2004年，一些封裝分包公司已開發(fā)了BGA堆疊技術。采用第三方BGA堆疊服務，存儲器供應商獲得了“入市時間”的優(yōu)勢。良率和入市時間的優(yōu)勢是BGA堆疊技術的首要市場推動因素。LowProfile是市場的重要推動因素對于高密度DDR2存儲模塊，常要熱/冷卻增強措施（圖3）。熱槽和散熱器占用7Z空間，增加了空氣流通的阻力。為使Z空間分配適于熱增強并有足夠的空氣流動，要求LowProfile3DDRAM堆疊封裝。熱管理/冷卻對DDR2服務器存儲子系統(tǒng)設計是極其關鍵的，因而高度優(yōu)勢是市場的重要推動因素。

圖3,存偌器模塊熱增強示意國a.葬型AMB熱槽b鰭型全模塊散熱器VLP(VeryLowProfile)存儲器模塊外形主要是為葉型服務器機箱設計引入的。VLP模塊外形減少了元件安置和走線所需的電路板面積。因此，高密度VLP存儲模塊應用要求具有小外形(x,y)3DDRAM堆疊封裝。BGA堆疊與芯片堆疊BGA堆疊技術為老化/良率優(yōu)勢付出的代價是幾何尺寸和形狀。某些BGA堆疊設計實現了JEDEC標準引腳，代價是需要附加Z高度(圖2)。與疊層封裝方法比較，芯片堆疊設計將單個芯片堆疊，固有的優(yōu)點是更薄、更小。只允許高良率DRAM晶圓用于DDP(DualDiePackage)和QDP(QualDiePackage)是控制堆疊封裝良率的典型方法，業(yè)已證明該方法對DDP是有效的。但QDP良率仍是個問題。為了說明芯片良率對QDP良率的影響，公式[1]是假定有缺陷的DRAM芯片是QDP良率減少的唯一因素。良率問題已是DDR2QDP成為小規(guī)模溢價技術的限制因素了。QDPyield=(Dieyield)4=(DDPyield)2[1]DDR2芯片堆疊技術存儲器供應商開發(fā)了各種引線鍵合芯片堆疊設計。根據芯片排列方向，這些設計可分為上/下或上/上。上/下DDP是從BOC(BoardonChip)BGA結構發(fā)展來的，完全啟用了成熟的BOC裝配工藝技術元素：底部芯片裝配幾乎與BOC一樣。工藝開發(fā)的主要挑戰(zhàn)是處理頂部芯片用的長鍵合引線。通過優(yōu)化引線鍵合和密封工藝，存儲器供應商開發(fā)出充分的工藝能力控制頂部芯片長引線彎曲。上/下DDP堆疊具有最佳3D技術的特性，如物理尺寸形狀小、滿意的堆疊封裝良率、比較短的開發(fā)周期、資本投入需求近于零、附加堆疊裝配成本低和優(yōu)良的堆疊封裝可靠性。但是，上/下結構不能延伸到支持4層DRAM堆疊。此外，上/下DDP存在固有的電氣問題。上、下芯片的電氣通道不對稱。上/下DDP支持的數據速率極限可能是800Mbps。依據引線鍵合方案，上/上DRAM堆疊設計可以分為二類：短引線和長引線(圖2)。短引線結構需要在BEOL階段有附加的材料層(RDL：ReDistributionLayer)，以將引線鍵合焊盤扇出到芯片邊緣。對于短引線結構，處理鍵合引線與隔離的相互作用是直截了當的，這對采用這一結構的一些存儲器供應商是很重要的優(yōu)點。本文將著重于上/上/短引線。為簡化起見，本文后面提到的上/上就代表上/上/短引線。上/上DRAM堆疊封裝開發(fā)過去一直是頗有挑戰(zhàn)性的。幾何設計、隔離/芯片附著材料選擇和裝配工藝開發(fā)需要廣義FEM(有限元模塊)和DoF(試驗設計)。RDL、晶圓劃片、芯片粘附、薄引線鍵合和密封等工藝優(yōu)化對堆疊封裝的質量/可靠性性能是至關重要的。盡管需要堅實的工程資源，上/上DRAM堆疊封裝不會要求很大的投資。某些DRAM供應商能將廠內現有制造設備及能力延伸用于規(guī)模制造上/上DDR2堆疊封裝。我們認為上/上D(Q)DP是目前用于服務器存儲系統(tǒng)最復雜的DRAM3D技術。像環(huán)氧芯片粘附/隔離材料的樹脂分隔一樣，可靠性設計工作對發(fā)現設計疏漏是很重要的。在裝配應力和電源通斷引起的熱機械應力的作用下，封裝芯片相互作用可能引起劃片微裂擴展。這些問題通過優(yōu)化設計和改進工藝是完全可以解決的，例如硅隔離、FOW(FilmOverWire)和芯片粘附/密封材料優(yōu)化解除底部芯片上的應力。3DDDR2折中矩陣圖4總結了DDR堆疊封裝的各項折中因素，特別標出對服務器應用有關鍵作用的因素。芯片堆疊在物理尺寸和形狀方面的優(yōu)點是固有的，這是非常重要的市場驅動力。隨著質量/可靠性的改善，芯片堆疊逐步超越BGA堆疊而成為服務器應用領域的主導技術。BGAH*kJ"WigW?gMFon.cr(十—rcrtnioirlM*aim^hc-^aisnwftsricntFwi"如QtIX.f4>-wdurnupMawnlflpro*rm鄙THHi.miQlKbaitaibu)'iNforwiVl.1|1?3哼1加』訕FfflwirF*菱南岬gTgrzaPiS_QhidhyMrclFritoblRy龍4-4--L—wqxd1瞄triteMuhiji=_L..ili'ji1-ivpiulWIiphikmakvu-Ink■--?lr-1'.1!■1JIll-illi*numnKGD/irt-limiibpndemnijil購tti1aFBidh.，+$4.服務器應用的DDR23口技術評估DDR3和未來的3DDRAM封裝技術DDR3存儲器在2008年進入服務器應用。DDR3數據速率的增長對現有的DRAM堆疊技術產生了不確定性。上/下DDP在支持高數據速率方面存在固有不足。存儲器領域的供應商很少有對將上/下DDP延伸到支持1333Mbps抱樂觀態(tài)度的，而將最主要的開發(fā)力量置于上/上DDP。存儲器產業(yè)也在進行關于RDL布局設計/材料優(yōu)化和凸點/引線鍵合的內封裝混合互連開發(fā)工作。先進RDL和新互連方案將會把上/上DDP推進到支持1333Mbps，可能達1600Mbps。TSVDRAM陣列堆疊概念TSV堆疊封裝設計采用焊球凸點將堆疊與襯底鍵合，有可能把鍵合引線完全消除。通過最大限度減少（或消除）鍵合引線，TSV堆疊技術有望不僅使DRAM堆疊封裝更小，而且能支持更高數據速率。AdvancedDeviceDevelopmentDivision、NECElectronics、ElpidaMemory和OkiElectricIndustry提出了DRAM陣列堆疊的概念（圖5）。4片（或更多）DRAM核心芯片通過TSV堆疊，并與另外的外圍電路接口芯片一起鍵合到襯底上（圖5（a））。接口芯片可與底部DRAM核心芯片集成形成主從結構（圖5（b））。兩種結構均集成DRAM外圍電路，減少了I/O緩沖器和寄存器，從而減少了功率。U3瞞gwU3瞞gwPfW=4pojjpbfljydiqp圖5.DRAMjt列堆疊概念示意圖一些DRAM供應商已經開發(fā)了基于FOW或硅隔離的薄D（Q）DP技術。我們期待基于引線鍵合的芯片堆疊技術能支持最大高度1.2mm的DDP和最大高度1.5mm的QDP。預計這些堆疊封裝高度對于研制中的最復雜DDR3存儲器熱增強/冷卻結構是足夠了。因此，單獨形狀因子好將不能為采用TSVDRAM提供足夠理由。功率/熱問題支配著服務器存儲系統(tǒng)設計方法oTSVDRAM陣列堆疊技術節(jié)省功率的優(yōu)點對于DDR3和未來服務器存儲系統(tǒng)設計十分重要。對于高密度高速服務器存儲模塊，優(yōu)良的功率性能是TSV陣列堆疊技術的重要市場推動力。TSVDRAM陣列堆疊開發(fā)的挑戰(zhàn)對于TSVDRAM陣列堆疊，關鍵要素有通孔形成/填充、晶圓減薄、凸點形成和芯片與芯片/襯底的鍵合等。為了將TSVDRAM陣列堆疊從概念轉變?yōu)樯a，需要在制造設備和重大研發(fā)工作方面投資。為滿足服務器可靠性要求，TSVDRAM封裝需要證明關鍵結構（如硅通孔、微凸點、芯片與芯片/襯底鍵合、底充材料層和RDL）的完整性。芯片與封裝互連的處理對TSVDRAM封裝可靠性是至關重要的，因為通孔形成和金屬填充將改變DRAM芯片的機械性質。微凸點鍵合和底充的處理對最大限度減少DRAM芯片有源層上的壓力點頗為關鍵。薄DRAM芯片引起的VRT（可變保持時間）問題是另一個需要解決的可靠性事項。DRAMTSV堆疊良率將影響加于每一封裝的裝配成本。需要開發(fā)電氣維修或其它提高良率方法以便控制裝配成本。DDR3和未來DRAM3D技術的折中架構圖6著重指出了對于服務器存儲系統(tǒng)DDR3（和未來的DRAM）3D技術的關鍵折中因素。節(jié)省功率的優(yōu)點是服務器存儲系統(tǒng)設計者使存儲器供應商采用TSV陣列堆疊的最重要推動力。但是，這種進展要求大量投資和新裝配技術的開發(fā)。新失效機理也需融合在開發(fā)階段。

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