四輸入與非門電路版圖設(shè)計

-.z.成績評定表學(xué)生**班級**專業(yè)電子科學(xué)與技術(shù)課程設(shè)計題目四輸入與非門電路和幅員設(shè)計評語組長簽字：成績?nèi)掌?013年月日-.z.課程設(shè)計任務(wù)書學(xué)院信息科學(xué)與工程學(xué)院專業(yè)電子科學(xué)與技術(shù)學(xué)生**楊光銳班級**1003040106課程設(shè)計題目四輸入與非門電路和幅員設(shè)計實踐教學(xué)要求與任務(wù):1.用tanner軟件中的S-Edit編輯四輸入與非門電路原理圖。2.用tanner軟件中的TSpice對四輸入與非門電路進展仿真并觀察波形。3.用tanner軟件中的L-Edit繪制四輸入與非門幅員，并進展DRC驗證。4.用tanner軟件中的TSpice對幅員電路進展仿真并觀察波形。5.用tanner軟件中的layout-Edit對電路網(wǎng)表進展LVS檢驗觀察原理圖與幅員的匹配程度。工作方案與進度安排:第一周周一：教師布置課設(shè)任務(wù)，學(xué)生收集資料，做方案設(shè)計。周二：熟悉軟件操作方法。周三~四：畫電路圖周五：電路仿真。第二周周一~二：畫幅員。周三：幅員仿真。周四：驗證。周五：寫報告書，驗收。指導(dǎo)教師：2012年月日專業(yè)負(fù)責(zé)人：2013年月日學(xué)院教學(xué)副院長：2013年月日-.z.目錄1緒論12總結(jié)7參考文獻8附錄一：電路原理圖網(wǎng)表9附錄二：幅員網(wǎng)表10-.z.1緒論1.1設(shè)計背景tanner是用來IC幅員繪制軟件，許多EDA系統(tǒng)軟件的電路模擬局部是應(yīng)用Spice程序來完成的，而tanner軟件是一款學(xué)習(xí)階段應(yīng)用的幅員繪制軟件，對于初學(xué)者是一個上手快，操作簡單的EDA軟件。Tanner集成電路設(shè)計軟件是由TannerResearch公司開發(fā)的基于Windows平臺的用于集成電路設(shè)計的工具軟件。該軟件功能十分強大，易學(xué)易用，包括S-Edit，T-Spice，W-Edit，L-Edit與LVS，從電路設(shè)計、分析模擬到電路布局一應(yīng)俱全。其中的L-Edit幅員編輯器在國內(nèi)應(yīng)用廣泛，具有很高知名度。L-EditPro是TannerEDA軟件公司所出品的一個IC設(shè)計和驗證的高性能軟件系統(tǒng)模塊，具有高效率，交互式等特點，強大而且完善的功能包括從IC設(shè)計到輸出，以及最后的加工效勞，完全可以媲美百萬美元級的IC設(shè)計軟件。L-EditPro包含IC設(shè)計編輯器(LayoutEditor)、自動布線系統(tǒng)(StandardCellPlace&Route)、線上設(shè)計規(guī)則檢查器〔DRC〕、組件特性提取器〔DeviceE*tractor〕、設(shè)計布局與電路netlist的比擬器(LVS)、CMOSLibrary、MarcoLibrary，這些模塊組成了一個完整的IC設(shè)計與驗證解決方案。L-EditPro豐富完善的功能為每個IC設(shè)計者和生產(chǎn)商提供了快速、易用、準(zhǔn)確的設(shè)計系統(tǒng)。1.2設(shè)計目標(biāo)1.用tanner軟件中的原理圖編輯器S-Edit編輯四輸入與非門電路原理圖。2.用tanner軟件中的W-Edit對四輸入與非門電路進展仿真，并觀察波形。3.用tanner軟件中的L-Edit繪制四輸入與非門幅員，并進展DRC驗證。4.用W-Edit對四輸入與非門的幅員電路進展仿真并觀察波形。5.用tanner軟件中的layout-Edit對四輸入與非門進展LVS檢驗觀察原理圖與幅員的匹配程度。2四輸入與非門電路2.1電路原理圖用CMOS實現(xiàn)四輸入與非門電路，PMOS和NMOS管進展全互補連接方式，柵極相連作為輸入，電路上面是四個PMOS并聯(lián)，PMOS的漏極與下面NMOS的漏極相連作為輸出，POMS管的源極和襯底相連接高電平，NMOS管的源極與襯底相連接低電平；原理圖如圖2.1所示。圖2.1四輸入與非門電路原理圖2.2與非門電路仿真觀察波形給四輸入與非門的輸入加鼓勵，高電平為Vdd=5V，低電平為Gnd，并添加輸入輸出延遲時間，進展仿真，并輸出波形；波形圖如下列圖2.2所示。圖2.2四輸入與非門電路輸入輸出波形圖由波形可以看出，當(dāng)輸入A,B,C,D都為高電平時，輸出低電平；其它情況，也就是只要有一個零輸出就為高電平。2.3與非門電路的幅員繪制用L-Edit幅員繪制軟件對電路進展四輸入與非門電路幅員繪制，同時進展DRC驗證，查看輸出結(jié)果，檢查有無錯誤；幅員和輸出結(jié)果如下列圖2.3所示。圖2.3四輸入與非門電路幅員2.4四輸入與非門幅員仿真觀察波形同四輸入與非門電路原理圖仿真一樣，添加鼓勵、電源和地，同時觀察輸入輸出波形；波形如下列圖2.4所示。圖2.4四輸入與非門電路幅員輸入輸出波形圖由波形可以看出，輸入A,B,C,D都為高電平時，輸出低電平；其它情況，也就是只要有一個零輸出就為高電平。四輸入與非門電路的幅員仿真波形與原理圖的仿真輸出波形根本一致，并且符合輸入輸出的邏輯關(guān)系，電路的設(shè)計正確無誤。2.5LVS檢查匹配用layout-Edit對反相器進展LVS檢查驗證，首先添加輸入輸出文件，選擇要查看的輸出，觀察輸出結(jié)果檢查反相器電路原理圖與幅員的匹配程度；輸出結(jié)果如下列圖2.5所示。圖2.5四輸入與非門電路LVS檢查匹配圖總結(jié)通過本次模擬電路幅員課程設(shè)計，我受益匪淺。不僅穩(wěn)固我們已學(xué)的幅員工藝的理論知識，提高我們電子電路的設(shè)計水品，而且加強我們綜合分析問題和解決問題的能力，進一步培養(yǎng)我們的實驗技能和動手能力，啟發(fā)我們創(chuàng)新意識及創(chuàng)新思維。在設(shè)計過程中我們將理論聯(lián)系實際，在不斷的改良設(shè)計中提高自己，完善自己的技能，到達了理論與實際的真正結(jié)合......在幅員設(shè)計的后期，模擬出波形時，還是遇到了一些困難，可能是因為移動文件改變了路徑而出不了波形，但是在教師悉心的指導(dǎo)及同學(xué)的熱情幫助下，我最終找出了問題的根源并順利完成設(shè)計......參考文獻[1]鐘文耀,*美珠.CMOS電路模擬與設(shè)計—基于tanner.全華科技圖書股份**印行,2006.[2]*剛等著.微電子器件與IC設(shè)計根底.第二版.科學(xué),2009.[3]AlanHastings.TheArtofAnalogLayout.SecondEdition.電子工業(yè).2013-.z.附錄一：電路原理圖網(wǎng)表*SPICEnetlistwrittenbyS-EditWin327.03*WrittenonJul5,2013at08:54:09*Wbe.optionsprobefilename="D:\study\tanner\S-Edit\tutorial\Q\guang.dat"+probesdbfile="D:\study\tanner\S-Edit\tutorial\Q\guang.sdb"+probetopmodule="Module0"*Maincircuit:Module0M1YDN16GndNMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24uM2N16CN19GndNMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24uM3N19BN22GndNMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24uM4N22AGndGndNMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24uM5YCVddVddPMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24uM6YDVddVddPMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24uM7YBVddVddPMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24uM8YAVddVddPMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u.include"D:\study\tanner\TSpice70\models\ml2_125.md".tran/op2n500nmethod=bdf.printtranv(Y)v(A)v(B)v(C)v(D)VsoueVddGnd5VsssAAGndPULSE(052n2n2n50n100n)VsssBBGndPULSE(052n2n2n60n120n)VsssCCGndPULSE(052n2n2n80n150n)VsssDDGndPULSE(052n2n2n110n160n)*Endofmaincircuit:Module0附錄二：幅員網(wǎng)表*CircuitE*tractedbyTannerResearch'sL-EditVersion9.00/E*tractVersion9.00;*TDBFile:D:\study\tanner\S-Edit\tutorial\Q\guang.tdb*Cell:Cell0 Version1.22*E*tractDefinitionFile:D:\study\tanner\LEdit90\Samples\SPR\e*ample1\lights.e*t*E*tractDateandTime:07/05/2013-08:53.includeD:\study\tanner\TSpice70\models\ml2_125.md*Warning:LayerswithUnassignedAREACapacitance.*<PolyResistorID>*<Poly2ResistorID>*<NDiffResistorID>*<PDiffResistorID>*<PBaseResistorID>*<NWellResistorID>*Warning:LayerswithUnassignedFRINGECapacitance.*<Padment>*<Poly1-Poly2CapacitorID>*<PolyResistorID>*<Poly2ResistorID>*<NDiffResistorID>*<PDiffResistorID>*<PBaseResistorID>*<NWellResistorID>*Warning:LayerswithZeroResistance.*<Padment>*<Poly1-Poly2CapacitorID>*<NMOSCapacitorID>*<PMOSCapacitorID>M811031PMOSL=2uW=7u*M8DRAINGATESOURCEBULK(624.56411.5)M73911PMOSL=2uW=7u*M7DRAINGATESOURCEBULK(544.55611.5)M61831PMOSL=2uW=7u*M6DRAINGATESOURCEBULK(464.54811.5)M53711PMOSL=2uW=7u*M5DRAINGATESOURCEBULK(384.54011.5)M431062NMOSL=2uW=7u*M4DRAINGATESOURCEBULK(62-23.564-16.5)M36952NMOSL=2uW=7u*M3DRAINGATESOURCEBULK(54-23.556-16.5)M25842NMOSL=2uW=7u*M2DRAINGATESOURCE