畢業(yè)論文-基于SystemVerilog的dc-canceler模塊驗證

大連東軟信息學院本科畢業(yè)設計（論文）論文題目論文題目：基于SystemVerilog的dc_canceler模塊驗證系所：電子工程系專業(yè)：電子信息工程（集成電路設計與系統(tǒng)方向）學生姓名：學生學號：指導教師：導師職稱：講師完成日期：2014年4月28日大連東軟信息學院DalianNeusoftUniversityofInformation大連東軟信息學院畢業(yè)設計（論文）摘要V基于SystemVerilog的dc_canceler模塊驗證摘要隨著芯片規(guī)模和復雜度的急劇膨脹，對驗證提出了巨大挑戰(zhàn)，驗證已成為芯片設計的瓶頸。驗證工作可占整個芯片設計工作的70％，而且隨著互聯(lián)網(wǎng)協(xié)議（IP，InternetProtocol）標準化工作的進行，其所占比例還在呈上升趨勢。因為驗證工作的重要性，驗證語言也變得多種多樣，其中SystemVerilog結合了來自Verilog、硬件描述語言（VHDL，HardwareDescriptionLanguage）、C++的概念，還有驗證平臺語言和斷言語言，也就是說，它將硬件描述語言（HDL，HardwareDescriptionLanguage）與現(xiàn)代的高層級驗證語言（HVL，HardwareVerificationLanguage）結合了起來。本課題要求基于SystemVerilog驗證方法論，采用基于事務級、結構層次結構搭建一個總體驗證環(huán)境，該環(huán)境由信號激勵生成器、參考模型、驗證環(huán)境組成。驗證環(huán)境包括：rdata讀取信號激勵文件、db分發(fā)板、bfm總線功能模型、sb計分板等5個模塊組成。驗證環(huán)境與dc_canceller模塊的Class模塊通過intf連接起來；參考模型根據(jù)驗證向量文件生成驗證環(huán)境和參考模型的輸入文件（dc_canceller_cfg.in），參考模型讀取輸入文件經(jīng)過dc_canceller模塊差分解調相關算法運算自動生成期望結果數(shù)據(jù)文。驗證環(huán)境dc_cancellerdb模塊調用rdata模塊讀取輸入文件里的數(shù)據(jù)，通過db2bfm_mbox將數(shù)據(jù)傳遞到dc_canceller_bfm模塊中，dc_canceller_bfm再通過時序接口將數(shù)據(jù)寫入到被測設備（DUT，DeviceUnderTest）的寄存器中，時序層dc_canceller_bfm控制DUT的運行，然后dc_canceller_bfm時序接口從模塊的寄存器中讀取運算結果數(shù)據(jù)，dc_canceller_bfm通過bfm2sb_mbox將結果數(shù)據(jù)傳遞到dc_canceller_sb模塊中，dc_canceller_sb將實際結果數(shù)據(jù)打印到結果文件中。本項目的實施，不僅要求學生對驗證方法論理解而且要求熟練使用SystemVerilog語言描述以及

電子設計自動化（EDA，ElectronicDesignAutomation）開發(fā)工具的熟練使用。關鍵詞：驗證，DC偏移，直流，濾波大連東軟信息學院畢業(yè)設計（論文）AbstractDc_cancelerModuleVerificationBasedonSystemVerilogAbstractWiththedevelopmentofSOCtechnology,IPreusetechnology,thescaleandcomplexityofthechipsinswelling,hugechallengesareputforwardforvalidation;verificationhasbecomethebottleneckofchipdesign.Validationcanbeaccountedfor70%ofthewholechipdesignwork,andasIP（InternetProtocol）andstandardizationwork,theproportionisstillontherise.Becauseoftheimportanceofverificationwork,thelanguageofverifyalsobecomevaried,includingSystemVerilogcombinesfromVerilog,VHDL（HardwareDescriptionLanguage）,theconceptofC++,andverificationplatformandassertionlanguages,thatistosay,itisthatthehardwaredescriptionlanguage(HDL，HardwareDescriptionLanguage)andmodernhigh-levelvalidation(HVL，HardwareVerificationLanguage)arecombinationoflanguage.Therearebusfunctionmodelandsbscorecardoffivemodules.Verificationenvironmentanddc_cancellermoduleClassmodulethroughintfconnected;Referencemodelbasedonthevectorfilegeneratedauthenticationenvironmentandthereferencemodelinputfile(dc_canceller_cfg.in),referencemodelreadinputfileafterdc_cancellerdifferentialdemodulationalgorithmscomputingmoduleautomaticallygenerateexpectationresultdata.Verificationenvironmentdc_cancellerdbmoduletoinvokerdatamodulereadsthedataintheinputfile,throughdb2bfm_mboxpassthedatatothedc_canceller_bfmmodule,dc_canceller_bfmagainbysequenceinterfacedatawrittentotheregisterofDUT（DeviceUnderTest）,temporallayerdc_canceller_bfmcontroltheoperationoftheDUT,thendc_canceller_bfmsequenceinterfaceoperationresultdatareadfromtheregistermodule,dc_canceller_bfmthroughbfm2sb_mboxwillresultdatatopasstothedc_canceller_sbmodule,dc_canceller_sbtoprinttheactualresultdataintotheresultingfile.Theimplementationofthisproject,notonlyrequiresthestudenttounderstandverificationmethodologySkilledandrequiredtousetheSystemVeriloglanguagedescriptions,andskilleduseofEDA（ElectronicDesignAutomation）tools.Keywords:Verification,DCoffset,Directcurrent,Filtering大連東軟信息學院畢業(yè)設計（論文）目錄目錄摘要 IAbstract II第1章緒論 11.1課題研究背景與意義 11.2課題研究內(nèi)容與方法 11.3課題研究現(xiàn)狀 2第2章關鍵技術介紹 32.1VMM驗證環(huán)境的搭建 42.2受約束的隨機化測試 42.3覆蓋率測試 52.4覆蓋率統(tǒng)計 6第3章系統(tǒng)需求分析 73.1驗證目標分析 73.1.1驗證目標功能說明 73.1.2驗證目標特性列表 73.1.3驗證目標整體結構 73.1.4驗證目標接口說明 73.1.5驗證目標接口時序 83.2系統(tǒng)開發(fā)環(huán)境 8第4章系統(tǒng)設計 94.1驗證環(huán)境總體流程說明 94.2驗證向量說明 104.3輸入輸出文件說明 104.3.1輸入文件 104.3.2輸出文件 114.4驗證環(huán)境結構 114.5驗證環(huán)境數(shù)據(jù)流向 12第5章系統(tǒng)實現(xiàn) 135.1dc_canceller_env模塊的詳細設計 135.1.1功能說明 135.1.2工作流程圖 135.2dc_canceller_rdio模塊的詳細設計 135.2.1功能說明 135.2.2工作流程圖 145.3dc_canceller_db模塊的詳細設計 145.3.1功能說明 145.3.2工作流程圖 155.4dc_canceller_bfm模塊的詳細設計 155.4.1功能說明 155.4.2工作流程圖 155.5dc_canceller_sb模塊的詳細設計 165.5.1功能說明 165.5.2工作流程圖 165.6仿真結果 17第6章系統(tǒng)測試 186.1驗證向量仿真結果 196.2行覆蓋率分析 196.3翻轉覆蓋率分析 206.4條件覆蓋率分析 206.5分支覆蓋率分析 20第7章結論 22參考文獻 23致謝 24大連東軟信息學院畢業(yè)設計（論文）-第1章緒論1.1課題研究背景與意義在半導體工藝技術不斷發(fā)展的今天，系統(tǒng)級芯片(SOC，SystemOnChip)的功能驗證已成為阻礙芯片研發(fā)速度的瓶頸。在驗證實踐中，SystemVerilog語言以及虛擬機管理器程序（VMM，VirtualMachineManager）方法學對于提高芯片驗證的質量和效率起了重要作用。VMM方法學中最新的驗證技術包括：受約束隨機激勵信號的產(chǎn)生、以覆蓋率為導向的驗證、基于斷言的驗證以及形式化分析。SystemVerilog是業(yè)界新型的硬件描述和驗證語言，只有面向對象的編程結構、支持約束隨機的產(chǎn)生、支持覆蓋率統(tǒng)計分析、支持斷言驗證等優(yōu)勢，有效的提高了芯片驗證的完整性、可靠性、可重用性和驗證效率，已逐步取代VERA和e語言成為設計和驗證工程師的首選語言。在目前射頻接收機設計中，零中頻結構應用越來越廣泛，所謂的零中頻接收機，是指射頻信號通過混頻直接變成中心頻率為零的基帶信號，這種結構的芯片集成度高，需要外接的器件少，容易單片集成，具有成本低、功耗低的特點。但是零中頻結構也引入了一些其他問題，如直流偏置、本振泄漏、低噪聲放大器（LNA，low-noiseamplifier）偶次諧波干擾、閃爍噪聲等，其中最重要的一個問題是直流偏置。直流偏置主要是在下變頻過程中由于本振信號的自混頻產(chǎn)生的。由于變頻器的本振口與射頻口之間的隔離性能不是非常理想，本振信號會從天線回到高頻放大器，進入下變頻器的射頻口，它和本振口進入的本振信號經(jīng)過混頻，差頻為零頻率，即為直流偏置?；鶐щ娐返牟黄ヅ浜托盘柕呐即问д嬉矔a(chǎn)生直流偏置。所有這些直流偏置疊加在基帶信號上，并且這些直流偏置往往比射頻前端的噪聲還大，一方面會使信噪比變差，而且這些大的直流偏置還可能會使混頻器后的各級放大器飽和，導致無法放大有用信號。如果直流偏置進入數(shù)字基帶，會對整個接收系統(tǒng)的性能產(chǎn)生影響。因此從芯片實際應用的角度，必須考慮對直流偏置進行消除，因此，如何消除接收機的接收數(shù)據(jù)中的直流偏置也就成為亟待解決的問題。1.2課題研究內(nèi)容與方法根據(jù)前文所述，利用SystemVerilog語言，采用驗證方法學以及驗證庫開發(fā)出運行穩(wěn)定、可重用的驗證環(huán)境。主要研究的內(nèi)容如下：（1）研究用SystemVerilog語言做復雜的SoC驗證的基本方法；（2）研究電阻晶體管邏輯（RTL，ResistorTransistorLogic）的驗證技術，實現(xiàn)一個能在項目之間進行驗證單元重用的分層驗證平臺結構；（3）研究SytemVerilog與SystemC交互實現(xiàn)系統(tǒng)級驗證；（4）研究常用的驗證策略及VMM驗證方法學。閱讀SystemVerilog驗證相關書籍，了解DCCANCELLER的基本原理，使用SystemVerilog語言編寫驗證程序，完成DCCANCELLER模塊的驗證。1.3課題研究現(xiàn)狀傳統(tǒng)驗證方法盡力保持技術更新步伐以適應芯片設計尺寸以及復雜度的增加，但驗證依然是當前SoC以及可重用互聯(lián)網(wǎng)協(xié)議（IP，InternetProtocol）模塊設計中面臨的最大挑戰(zhàn)。要解決這個問題就必須研究并采用有豐富語義支持的標準語言，以及可重用，覆蓋率為驅動的驗證方法學。大連東軟信息學院畢業(yè)設計（論文）第2章關鍵技術介紹先進的測試技術并不總是很容易被人接納和使用，驗證團隊不能只是一有新鮮事物就去盲目的嘗試新。事實上，隨著設計規(guī)模和復雜性一點點的增加，舊的方法已經(jīng)由于不再被實用而淘汰了?；谶@一現(xiàn)象帶約束隨機激勵的產(chǎn)生，覆蓋率驅動的斷言、驗證、形式分析等技術已經(jīng)不斷地從理論基礎轉向實際應用了。這些技術在實際項目成為不可替代的關鍵。當大多數(shù)SOC項目存在大量的設計缺陷的時候，許多驗證團隊就已經(jīng)清楚的認識到項目挑戰(zhàn)性以及舊驗證方法缺陷，在可能出現(xiàn)問題之前，解決方案是盡可能多的使用VMM方法，SystemVerilogVMM驗證方法也就這么產(chǎn)生了。VMM方法學面向對象的特性，對于一些想要使用這種方法的工程師是一個很大的障礙。封裝、類、繼承、擴展和考慮到驗證環(huán)境以及傳統(tǒng)的驗證平臺遠小于對象編程等驗證環(huán)境。幸運的是，許多工程師有c++、Java等語言使用的經(jīng)驗，所以他們只需要把高級語言面向對象概念應用于驗證領域就可以了。在驗證中涉及到兩種形式的驗證方法。一個是參考方法論，是指支持普通驗證的驗證方法。如在不熟悉的斷言概念下，工程師可以不依賴于任何可用斷言語言或圖書館去熟悉這個方法。無論使用什么樣的語言，類似于約束隨機激勵產(chǎn)生的作用需要熟悉約束內(nèi)容。另一個使用形式是使用SystemVerilog規(guī)范方法。使用定義模塊庫非常方便的自動化。當然理解常見的驗證概念幫助SystemVerilog方法使用也是很有必要的。同時，SystemVerilog庫提供的模式可以幫助用戶理解這些概念。比如：斷言檢查（assertion-checker）庫、基類（base-class）庫提供了很多很好的面向對象驗證的范例。SystemVerilogVMM創(chuàng)建了四個庫，使其使用更加方便快捷。（1）MM標準庫，一套SystemVerilog驗證平臺及有用的類，提供建立驗證環(huán)境所需模塊（block），能滿足各種可能DUT驗證需求，并加速驗證平臺開發(fā)。（2）MMchecker庫，是一套關于SystemVerilog斷言檢查的庫，能使斷言更快，更多地發(fā)現(xiàn)bug。（3）VC標準庫，是一套關于SystemVerilog系統(tǒng)級驗證單元及有用的類，可將一個模塊級事務或模塊級組合事務擴展到一個系統(tǒng)級事務。（4）件測試框架，一個使用在軟件驗證中的C庫，這個框架主要用在主處理器主導應用數(shù)據(jù)同時控制memory及外圍設備的情況，它能支持整個系統(tǒng)的執(zhí)行，軟件應用和DSP控制算法的正常運行。使用這些庫可以使開發(fā)團隊快速的簡單的設置建立他們的驗證環(huán)境。從使用這些庫的用戶反饋中得知，在項目的早期使用可以節(jié)省至少幾個月的時間。并且隨著制造商提供了VMM驗證單元。標準庫對于不同的用戶在不同的項目中建立了一致性的平臺。VMM驗證是對DCCANCELLER模塊邏輯功能的驗證，根據(jù)需求文檔和設計文檔提出DCCANCELLER的驗證向量，再細化分解得到功能驗證測試點。VMM驗證的功能覆蓋率統(tǒng)計的就是功能測試點的覆蓋結果，開發(fā)測試向量也是以測試點為參考依據(jù)的。2.1VMM驗證環(huán)境的搭建根據(jù)對DCCANCELLER模塊的功能需求、接口時序、設計文檔和測試點的分析，搭建一個能滿足所有測試需求的驗證平臺。依據(jù)VMM驗證方法論，此驗證平臺采用分層的方法來搭建，并且其中的驗證組建是從VMM標準庫中的標準類繼承而來。2.2受約束的隨機化測試傳統(tǒng)驗證主要依賴于直接測試（directedtests），測試平臺包含產(chǎn)生特定情節(jié)的操作代碼，為設計提供激勵，仿真結束時通過手工或自測方式檢查結果。直接測試平臺可以采用有限的隨機方式。通常的方式是產(chǎn)生隨機數(shù)，而不是為每個數(shù)據(jù)單元簡單寫入預先設定的值。直接測試方法適合于小的設計，但一個典型SoC設計需要至少上千個測試用例。SysemVerilog具有豐富語言能力，能描述復雜驗證環(huán)境，包括帶約束隨機激勵產(chǎn)生，面向對象編程，功能覆蓋統(tǒng)計。這些特點使用戶開發(fā)出能自動產(chǎn)生大量驗證情節(jié)的測試平臺。另外，SoC設計規(guī)模變得越來越大，要產(chǎn)生一個完整的激勵集來測試設計的功能也變得越來越困難?？梢跃帉懸粋€定向測試集來檢查某些功能，但當一個項目的功能項成倍增加時編寫足夠多的定向測試集就不變得不可能了。解決這個問題的辦法是采用受約束的隨機測試法（CRT）自動產(chǎn)生測試集。定向測試集能找到預期可能存在的bug，CRT方法通過隨機激勵，可以找到你都無法確定的bug。CRT由以下兩部分組成：（1）使用隨機數(shù)據(jù)流為DUT產(chǎn)生輸入的測試代碼；（2）偽隨機數(shù)發(fā)生器的種子。2.3覆蓋率測試隨著SoC設計變得越來越復雜，采用CRT方法是對設計芯片進行全面驗證的唯一有效途徑。這種方法不用再為設計中的每個特征單獨編寫一套定向的測試集。功能覆蓋率是用來衡量功能特征已經(jīng)被測試程序測試過的一個指標。覆蓋率是衡量設計驗證完成程序的一個通用詞語。覆蓋率工具會在仿真過程中收集信息，然后進行后續(xù)處理并得到覆蓋率報告。可通過這個覆蓋率報告找出覆蓋上的盲區(qū)，然后修改現(xiàn)有測試或者創(chuàng)建新測試來填補盲區(qū)。用覆蓋率測量數(shù)據(jù)有主要有兩個方面的重要作用。一方面是能明確指出設計中是否還沒有被充分驗證到的部分，確定驗證過程中是否存在空洞。通過回答下一步怎樣去做這樣的關鍵問題，有助于引導驗證需要努力的方向。比如，需要補充編寫哪些直接測試用例，如何改變帶含參數(shù)約束的隨機測試項的參數(shù)。另一方面，覆蓋率測量是驗證是否足夠充分，是否可進行流片的指示器。覆蓋率不僅僅簡單提供是或否這樣的結果。覆蓋率增量的提升，可用于評估驗證進度，增加研發(fā)團隊確保流片時間點的信心。事實上，覆蓋率是一個非?？量淘u估指標，因此大部分先進，自動化方法都是采用基于覆蓋率驅動的驗證方法，覆蓋率指標的指導作用貫穿整個驗證過程中每一步。填補覆蓋測量中已知的空洞是覆蓋率驅動驗證過程中核心部分。通常定義，當100％覆蓋率達到時，能為芯片最終tapeout提供足夠信心。SystemVerilog通過覆蓋特性（property）用于低層級覆蓋點，覆蓋組（group）用于跟蹤高層級覆蓋，并支持交叉覆蓋。常見覆蓋率的有以下幾種類型：（1）代碼覆蓋率代碼覆蓋率是衡量驗證進展的最簡單的方式，這種可以實現(xiàn)行覆蓋率、路徑覆蓋率、翻轉覆蓋率和有限狀態(tài)機覆蓋率的分析和統(tǒng)計。可以用它衡量對測試對于設計規(guī)范的實現(xiàn)空間測試得有多徹底。（2）功能覆蓋率代碼覆蓋率衡量設計的實現(xiàn)情況，功能覆蓋率是和設計目標緊密相連的。功能覆蓋率可以確保設計在實際環(huán)境中的行為正確。假設某個代碼塊在設計中被漏掉的問題出現(xiàn)時，代碼覆蓋率無法發(fā)現(xiàn)這個錯誤，但功能覆蓋率可以。（3）漏洞率漏洞率可以作為衡量覆蓋率的一個間接指標，在項目實施期間，應該每周追蹤有多少漏洞被發(fā)現(xiàn)。在創(chuàng)建測試程序時，可能會發(fā)現(xiàn)很多漏洞。測試程序一量建立并運行后，當你校對系統(tǒng)中的各個模塊時但會發(fā)現(xiàn)很多漏洞出現(xiàn)。在臨近流片時，漏洞率會下降，甚至有望為零。但此時仍不能結束，應該尋找各種不同的方法去測試各種邊界情況。（4）斷言覆蓋率斷言是用于一次性地或在一段時間內(nèi)檢查對兩個設計信號之前關系的聲明性代碼?？筛S設計和測試平臺一起仿真，也可以被形式檢查工具所證實。雖然有些情況下可以使用SystemVerilog的程序性代碼編寫等效性檢查，但使用SystemVerilog斷言(SVA)來表達會更容易。斷言可以擁有局部變量，可進行簡單的數(shù)據(jù)檢查。如果需要檢查更復雜的協(xié)議，程序性代碼通常會更適用。在很多地方，使用程序性代碼和SVA都可以。斷言常用于查找錯誤，如兩個信號是否應該互斥或者請求是否被許可。斷言一旦檢測到問題，仿真就會立即停止。（5）交叉覆蓋率覆蓋點記錄的是單個變量或表達式的觀測值，當希望知道總線事務是什么，還想知道事務過程中出現(xiàn)過什么錯誤，以及數(shù)據(jù)的來源端和目的端。此時可以通過交叉覆蓋率來解決，它可以同時測量兩個或兩個以上的覆蓋點的值。斷言是用于一次性地或在一段時間內(nèi)檢查對兩個設計信號之前關系的聲明性代碼。可跟隨設計和測試平臺一起仿真，也可以被形式檢查工具所證實。雖然有些情況下可以使用SystemVerilog的程序性代碼編寫等效性檢查，但使用SystemVerilog斷言(SVA)來表達會更容易。2.4覆蓋率統(tǒng)計在仿真進行的過程中，可以通過相關接口查詢功能覆蓋率水平?？赏ㄟ^檢查覆蓋率水看是否已經(jīng)達到覆蓋目標，并且可以對隨機測試施加控制。在系統(tǒng)層面上，可以使用$get_coverage得到所有覆蓋組的總覆蓋率。$get_coverager返回一個介于0~100的實數(shù)。也可以使用get_coverage()和get_inst_coverage()函數(shù)來縮小測量范圍。其中第一個函數(shù)可以帶覆蓋組名和實例，可以得到一個覆蓋所有實例的覆蓋率。第3章系統(tǒng)需求分析3.1驗證目標分析3.1.1驗證目標功能說明本課題中驗證的DCCANCELLER模塊屬于零中頻接收機中，該模塊使用特定的濾波器算法負責消除或者減少接收機中直流偏置，防止對后續(xù)的數(shù)據(jù)處理產(chǎn)生影響。3.1.2驗證目標特性列表DCCANCELLER模塊具有以下特性：（1）濾波器帶寬可供選擇，0~5六種模式；（2）濾波器可以選擇開啟或者關閉，選擇關閉后輸入的數(shù)據(jù)不經(jīng)過任何處理直接輸出給下個模塊。3.1.3驗證目標整體結構如圖3.1所示，驗證目標的輸入信號有時鐘信號、復位信號、帶寬選擇信號、模塊使能信號和數(shù)據(jù)信號5個信號，經(jīng)過DCCANCELLER模塊處理后輸出處理后的信號。圖3.1驗證目標基本接口3.1.4驗證目標接口說明DCCANCELLER模塊的輸入輸出接口如表3.1所示，其中復位和時鐘信號使用的是系統(tǒng)的時鐘復位信號，din是接收機ADC給DCCANCELLER模塊的輸入信號，dout是DCCANCELLER處理后輸出給DDC模塊的數(shù)據(jù)信號。表3.1輸入輸出接口信號接口信號位寬方向說明全局信號接口rst_n1Idccanceller模塊異步復位信號，低電平復位輸入時鐘clk1Idccanceller模塊輸入時鐘bw_sel3I帶寬選擇信號，選擇一定的范圍內(nèi)的波形輸出，其余濾掉續(xù)表3.1輸入輸出接口信號接口信號位寬方向說明dc_pb1I濾波器時能信號：0：濾波器工作1：濾波器不工作din8I輸入數(shù)據(jù)信號Dout8O輸出數(shù)據(jù)信號3.1.5驗證目標接口時序圖3.2dc_bp工作時的接口時序圖DCCANCELLER模塊接口工作時序（dc_bp工作）如圖3.2所示，外部給出時鐘激勵后，復位后配置dc_bp為低電平，使DCCANCELLER開始工作，輸入帶寬選擇參數(shù)bw_sel，每個時鐘輸入8bitdin數(shù)據(jù)，經(jīng)過DCCANCELLER濾波器處理之后在下一個時鐘的上升沿輸出處理之后的數(shù)據(jù)。圖3.3dc_bp不工作時的接口時序圖復位后將使能信號配置為高，表示DCCANCELLER模塊不工作，DCCANCELLER不工作時將不對輸入數(shù)據(jù)做任何處理，直接將輸入數(shù)據(jù)輸出給下一個模塊，圖3.3是DCCANCELLER不工作時的接口工作時序，其他時序如圖3.2所示。3.2系統(tǒng)開發(fā)環(huán)境硬件配置：Linux工作站；操作系統(tǒng)：RedHatLinux；開發(fā)工具：Synopsys公司的VCS、覆蓋率工具cmView，Novas公司的Verdi。第4章系統(tǒng)設計4.1驗證環(huán)境總體流程說明圖4.1驗證總體流程框圖如圖4.1所示，DCCANCELLER加密模塊的EDA驗證環(huán)境由四大部分組成：dc_canceller_stim受約束的隨機激勵生成器、env驗證環(huán)境、被測DCCANCELLER加密模塊和dc_canceller_rm參考模型。dc_canceller_cfg.in文件是由驗證工程師配置的驗證向量文件，首先分解驗證目標的功能特性提取驗證向量，匯總所有驗證向量的需求，制定向量文件的格式。驗證環(huán)境的總體流程如下：（1）dc_canceller_stim激勵生成器讀取驗證向量文件dc_canceller_cfg.in中被測模塊寄存器的配置生成env驗證環(huán)境和dc_canceller_rm參考模型可使用的配置文件dc_canceller_dio.in；（2）env驗證環(huán)境讀取寄存器配置文件中的配置，通過接口將配置信息送入DCCANCELLER被測單元中，采樣被測單元輸出的運算結果并寫入dc_canceller_rtl.out文件；（3）dc_canceller_rm參考模型讀取激勵文件的配置，模擬DCCANCELLER被測功能單元生成預期的結果數(shù)據(jù)，并寫入dc_canceller_rm.out文件；（4）通過驗證環(huán)境腳本文件自動或手動比對dc_canceller_rtl.out文件和dc_canceller_rm.out文件中的數(shù)據(jù)，確定實際結果數(shù)據(jù)和預期結果數(shù)據(jù)是否一致，將比對結果寫入result.log文件。同時，驗證環(huán)境使用驅動監(jiān)控DCCANCELLER加密模塊接口的時序，若接口信號的時序與DCCANCELLER加密模塊設計說明書中接口時序約束不符時，上報時序錯誤斷言失敗。4.2驗證向量說明驗證向量包含對被測模塊中信號的配置激勵，其配置由驗證環(huán)境中總線功能模型轉換成二進制激勵來驅動被測模塊完成特定功能，以驗證被測模塊功能的正確性。對驗證目標的設計文檔中關于驗證目標的功能特性進行分析，分解其功能點至單一特性，用來提取驗證向量。依據(jù)特性分解中的單一特性和交叉的特性決定驗證向量中詳細的配置信息，并決定實際結果數(shù)據(jù)和期望結果數(shù)據(jù)的描述和打印方式。根據(jù)DCCANCELLER加密模塊設計文檔中對其功能特性的描述，可細致分解其功能點作為需要驗證的功能點。依據(jù)功能點提取出驗證向量（即測試案例），并確定驗證的方法和步驟，如表4.1所示，為DCCANCELLER加密模塊驗證向量的說明表。表4.1DCCANCELLER加密模塊驗證向量說明表驗證向量編號驗證向量內(nèi)容描述正常操作case_01給模塊上電，復位DCCANCELLER模塊（拉低rst_n信號并至少持續(xù)1個時鐘周期,然后拉高rst_n信號），dc_pb配置為不使能(dc_bp為高電平)，輸入隨機數(shù)據(jù)，參考模型和DUT輸出一致則通過，使用不同的隨機種子跑十萬包case_02給模塊上電，復位DCCANCELLER模塊，dc_pb配置為使能(dc_bp為高電平)，輸入隨機數(shù)據(jù)，參考模型和DUT輸出一致則通過，使用不同的隨機種子跑十萬包case_03給模塊上電，復位DCCANCELLER模塊，dc_pb配置為使能(dc_bp為高電平)，濾波器帶寬選擇bw_sel配置為0~5，輸入數(shù)據(jù)數(shù)據(jù)隨機，參考模型和DUT輸出一致則通過，使用不同的隨機種子跑十萬包case_04給模塊上電，復位DCCANCELLER模塊，所有的配置都隨機參考模型和DUT輸出一致則通過，使用不同的隨機種子跑十萬包異常操作case_05數(shù)據(jù)濾波過程中，連續(xù)復位模塊，確認下次加密操作不受影響4.3輸入輸出文件說明4.3.1輸入文件驗證向量文件dc_canceller_cfg.in是驗證環(huán)境的輸入文件，其格式如圖4.2所示，其中包含測試數(shù)據(jù)包的總數(shù)量、環(huán)境變量參數(shù)設置值和寄存器配置值等信息，每一行保存一個參數(shù)，參數(shù)的屬性間用一個或多個空白字符（空格或Tab）做分隔。圖4.2dc_canceller_cfg.in文件格式示意圖4.3.2輸出文件dc_canceller_rtl.out為驗證環(huán)境的輸出文件，記錄了被測的DCCANCELLER加密模塊的實際輸出結果，具體格式如圖4.3所示，其中包含數(shù)據(jù)總數(shù)量、數(shù)據(jù)包編號和被DCCANCELLER的輸出結果。圖4.3dc_canceller_rtl.out/dc_canceller_rm.out文件格式示意圖dc_canceller_rm.out為dc_canceller_rm參考模型輸出的預期結果文件，文件格式和dc_canceller_rtl.out相同，如圖4.3所示，其作用是作為正確的DCCANCELLER加密運算結果，用來判斷DCCANCELLER加密模塊的實際運算數(shù)據(jù)是否正確。4.4驗證環(huán)境結構驗證環(huán)境結構如圖4.4所示，采用VMM驗證方法學的分層的測試平臺結構的思想來搭建的，其分層結構由上至下依次為：場景層，包含驗證環(huán)境的激勵配置信息、RTL輸出結果和比對結果信息的輸出；功能層，實現(xiàn)接收上層事務、控制事務的發(fā)起、分配事務、接收和記錄命令層上報的采樣數(shù)據(jù)；命令層，接收功能層下放的事務，模擬被測模塊DUT的主端和從端，向DUT送入二進制激勵驅動DUT運作，并按端口時序采樣DUT的輸出數(shù)據(jù)；信號層，包含有接口和DUT，接口連接DUT和主從端驅動模塊。圖4.4驗證環(huán)境結構圖DCCANCELLER加密模塊的驗證環(huán)境主要由分發(fā)板dc_canceller_db模塊、計分板dc_canceller_sb模塊、主從端功能模型dc_canceller_xbus_bfm模塊和被測模塊DUT（即DCCANCELLER加密模塊）五部分組成。4.5驗證環(huán)境數(shù)據(jù)流向驗證環(huán)境的數(shù)據(jù)流如圖4.5中紅色線條所示，本驗證環(huán)境只有一條數(shù)據(jù)流。圖4.5驗證環(huán)境數(shù)據(jù)流圖數(shù)據(jù)流的起點是dc_canceller_dio.in文件，它由激勵生成器生成作為驗證環(huán)境的輸入文件，包含激勵信號的配置和驗證環(huán)境的配置等信息；終點是dc_canceller_rtl.out和result.log文件，這兩個文件是驗證環(huán)境的輸出文件。dc_canceller_db模塊調用dc_canceller_rdio模塊讀取dc_canceller_dio.in文件中的配置信息，并將信息打包通過db2xbus_mbox信箱傳遞到dc_canceller_bfm總線功能模型中；dc_canceller_bfm總線功能模型調用mdvr總線驅動器模塊將激勵信號通過xbus_intf接口輸入到DUT中，并采樣DUT的輸出數(shù)據(jù)，將采樣數(shù)據(jù)打包后通過xbus2sb_mbox信箱上報至dc_canceller_sb模塊；dc_canceller_sb模塊調用print_result任務將DUT的輸出數(shù)據(jù)打印到dc_canceller_rtl.out文件，然后調用checker任務比對實際結果數(shù)據(jù)和期望結果數(shù)據(jù)是否一致并將比對結果打印到result.log文件。大連東軟信息學院畢業(yè)設計（論文）第5章系統(tǒng)實現(xiàn)5.1dc_canceller_env模塊的詳細設計5.1.1功能說明dc_canceller_env模塊是驗證環(huán)境底層功能模塊的頂層，實現(xiàn)接口信號interface的傳遞、底層模塊的實例化和調用、底層模塊啟動和運行的控制、驗證仿真結束的控制等。5.1.2工作流程圖dc_canceller_env模塊的工作流程如圖5.1所示，該模塊例化了dc_canceller_db、dc_canceller_bfm、dc_canceller_sb模塊，并行調用他們內(nèi)部的start任務來啟動模塊工作，通過dc_canceller_env模塊內(nèi)部的任務wait_end來控制驗證仿真的結束。圖5.1dc_canceller_env模塊數(shù)據(jù)流圖5.2dc_canceller_rdio模塊的詳細設計5.2.1功能說明dc_canceller_rdio模塊是dc_canceller_db模塊的組成部分，dc_canceller_db中的類是基于dc_canceller_rdio類擴展而來。dc_canceller_dio模塊的作用是讀取激勵配置輸入文件dc_canceller_dio.in文件，將從文件中讀取的一定格式的信息放入指定的寄存器中。5.2.2工作流程圖dc_canceller_rdio模塊的工作流程如圖5.2和圖5.3所示，該模塊通過文件指針fp_dio逐行讀取數(shù)據(jù)信息，將數(shù)據(jù)放入相應寄存器中，并判斷包頭、包尾和文件結束數(shù)據(jù)行并返回值0或1。圖5.2dc_canceller_rdio模塊數(shù)據(jù)流圖圖5.3dc_canceller_rdio模塊子任務init_data數(shù)據(jù)流圖5.3dc_canceller_db模塊的詳細設計5.3.1功能說明分發(fā)板dc_canceller_db模塊是驗證環(huán)境的底層模塊，屬于功能層的模塊，對父類dc_canceller_dio讀取dc_canceller_dio.in文件的激勵配置信息進行打包，并按需求通過信箱mailbox分發(fā)到命令層的模塊中。5.3.2工作流程圖dc_canceller_db模塊的工作流程如圖5.4所示，該模塊調用基類dc_canceller_rdio中的函數(shù)，并將讀取到的數(shù)據(jù)信息進行打包；通過信箱db2xbus_mbox將包數(shù)據(jù)分配到dc_canceller_bfm模塊中；判斷dc_canceller_rdio類中的函數(shù)start的返回值來確定仿真是否進行到最后一包，最后一包則發(fā)起ALL_DONE事件給頂層dc_canceller_env模塊來結束整體仿真。圖5.4dc_canceller_db模塊數(shù)據(jù)流圖5.4dc_canceller_bfm模塊的詳細設計5.4.1功能說明總線功能模型dc_canceller_bfm模塊是命令層模塊，其內(nèi)部例化調用了xbus_mdvr模塊。dc_canceller_bfm作用是接收上層分發(fā)的激勵信息數(shù)據(jù)包；調用xbus_mdvr模塊按XBUS總線主端讀寫時序來配置或讀取DUT（即DCCANCELLER加密模塊）中的寄存器，并控制DUT完成規(guī)定動作。5.4.2工作流程圖dc_canceller_bfm模塊的工作流程如圖5.5圖5.6和圖5.7所示，該模塊包含XBUS總線讀操作任務xbus_read和寫操作任務xbus_write。圖5.5dc_canceller_bfm模塊數(shù)據(jù)流圖圖5.6dc_canceller_bfm模塊子任務write數(shù)據(jù)流圖圖5.7dc_canceller_bfm模塊子任務read數(shù)據(jù)流圖5.5dc_canceller_sb模塊的詳細設計5.5.1功能說明計分板dc_canceller_sb模塊接收dc_canceller_bfm模塊通過信箱xbus2sb_mbox傳遞的DUT加密結果數(shù)據(jù)，并將結果數(shù)據(jù)打印到dc_canceller_rtl.out文件。5.5.2工作流程圖圖5.8dc_canceller_sb模塊數(shù)據(jù)流圖dc_canceller_sb模塊的工作流程如圖5.8所示，該模塊調用子任務print_result打印DCCANCELLER加密結果數(shù)據(jù)到文件中。5.6仿真結果使用Synopsys公司的VCS仿真工具，對本文設計的驗證環(huán)境的源文件編譯生成simv和simv.daidir等默認的可執(zhí)行文件，然后執(zhí)行仿真。驗證環(huán)境仿真順利完成，且被測模塊輸出的結果數(shù)據(jù)與參考模型輸出的期望數(shù)據(jù)比對正確。驗證環(huán)境的各個模塊間的進程并行執(zhí)行，利用信箱mailbox的阻塞功能控制進程間執(zhí)行的先后順序，有規(guī)律的完成仿真。驗證環(huán)境讀取場景層的驗證向量文件dc_canceller_dio.in，該文件由激勵生成器生成作為驗證環(huán)境的輸入文件，包含激勵信號的配置和驗證環(huán)境的配置等信息，正確讀取文件中的數(shù)據(jù)后仿真繼續(xù)執(zhí)行，否則停止仿真并上報、打印讀取文件出錯。分發(fā)板模塊dc_canceller_db模塊將讀取的數(shù)據(jù)打包，并通過信箱mailbox下放到命令層模塊。總線功能模型dc_canceller_bfm模塊接收功能層分發(fā)的數(shù)據(jù)包，若接收成功則繼續(xù)執(zhí)行，若未接收到數(shù)據(jù)包則該進程一直等待數(shù)據(jù)包，直到成功接收數(shù)據(jù)包進程繼續(xù)向下執(zhí)行；接收到數(shù)據(jù)包之后進程分為讀數(shù)據(jù)和寫數(shù)據(jù)兩個子進程，寫數(shù)據(jù)的進程將配置被測模塊的數(shù)據(jù)信息轉換成二進制激勵形式并通過接口xbus_intf輸入到DCCANCELLER加密模塊；讀數(shù)據(jù)的進程等待被測的DCCANCELLER加密模塊上報加密完成中斷，通過xbus_intf接口讀取加密結果數(shù)據(jù)并通過信箱mailbox上報至功能層。計分板dc_canceller_sb模塊接收命令層上報的數(shù)據(jù)包，并打印數(shù)據(jù)包信息至dc_canceller_rtl.out模塊，然后該文件通過腳本與參考模型的期望數(shù)據(jù)文件進行比對；比對正確在屏幕打印“thecaseisok”。驗證人員可加入必要的屏幕打印信息，以方便查錯和確認仿真進程。大連東軟信息學院畢業(yè)設計（論文）第6章系統(tǒng)測試通過驗證覆蓋率測量數(shù)據(jù)的過程有兩個重要的角色。一方面可以清楚地指出了設計過程中沒有已經(jīng)完全驗證部分，確定驗證過程中沒有檢測到的空洞。通過回答他們要做到這一點，關鍵問題幫助直接驗證需要努力的方向。例如：需要補充什么直接編寫測試用例，如何改變這些參數(shù)用于隨機測試與約束。另一方面，覆蓋率可進行流片的指示器使覆蓋率測量驗證已經(jīng)足夠充分。覆蓋率不僅提供這樣簡單的是或否的結果。覆蓋率的不斷升級,用于評估驗證的進展，增加流片開發(fā)團隊的信心。覆蓋率實際上是一個非常嚴厲的指示標準,因此絕大部分都很先進，自動化方法基于覆蓋率驅動的驗證，覆蓋率指標指導整個過程的每一步。覆蓋率分為兩類：代碼覆蓋率和功能覆蓋率。代碼覆蓋包括許多不同的形式(翻轉覆蓋率、行覆蓋率、表達覆蓋率等等),是自動化過程中比較典型的?？梢愿嬖V在一個特定的模擬仿真中運行，可以判斷是否所有的RTL設計描述代碼都被運行。一個可靠的驗證方法,代碼覆蓋率是必需的，但不是充分條件。相應的、功能覆蓋率提供一個外部的測量方法確定設計需要多少真正的正確實現(xiàn)。通過使用交叉組合覆蓋測試覆蓋率(交叉-覆蓋)技術，可以進一步提高信心進一步提高準確率。在一個項目中,重要的功能覆蓋率和交叉覆蓋應盡快明確,并將其包含在驗證計劃中。覆蓋率驅動驗證過程中核心的部分是填補覆蓋測量中確定的空洞。根據(jù)定義，當達到100%的覆蓋率的時候，最終為芯片的流片帶來足夠的信心。SystemVerilog通過覆蓋的特征(property)用在低層次的覆蓋點,覆蓋組(group)用于高層次覆蓋率的跟蹤，并支持交叉覆蓋。覆蓋率是用來衡量數(shù)字RTL設計特性是否已被驗證環(huán)境驗證過的一種指標。運行每條驗證向量仿真驗證都會產(chǎn)生一個帶有覆蓋率信息的數(shù)據(jù)庫，記錄激勵在RTL設計代碼中的游走軌跡。最終收集、結合這些信息，通過覆蓋率工具進行后續(xù)處理得到覆蓋率報告，從而衡量驗證的進展程度，找到覆蓋上的盲區(qū)；針對這些盲區(qū)添加新的測試激勵或修改現(xiàn)有的驗證向量來彌補。這過程可一直迭代進行，直到獲得滿意的覆蓋率為止。代碼覆蓋率是衡量驗證進展的最簡單方式，本文使用VCS自帶的cmView覆蓋率分析軟件對DCCANCELLER加密模塊的行覆蓋率、翻轉覆蓋率、條件覆蓋率和分支覆蓋率進行分析。6.1驗證向量仿真結果覆蓋率是經(jīng)由仿真驗證所有的正常操作、異常操作的驗證向量所測到的設計可信度指標。在分析代碼覆蓋率之前，要確保驗證向量全部仿真完畢，且驗證結果需達到預期的目的，如表6.1所示，描述了DCCANCELLER加密模塊驗證向量的仿真結果。表6.1DCCANCELLER模塊驗證向量仿真結果表驗證向量編號驗證向量內(nèi)容描述驗證結果正常操作case_01給模塊上電，復位DCCANCELLER模塊（拉低rst_n信號并至少持續(xù)1個時鐘周期,然后拉高rst_n信號），dc_pb配置為不使能(dc_bp為高電平)，輸入隨機數(shù)據(jù)，參考模型和DUT輸出一致則通過，使用不同的隨機種子跑十萬包仿真通過case_02給模塊上電，復位DCCANCELLER模塊，dc_pb配置為使能(dc_bp為高電平)，輸入隨機數(shù)據(jù)，參考模型和DUT輸出一致則通過，使用不同的隨機種子跑十萬包仿真通過case_03給模塊上電，復位DCCANCELLER模塊，dc_pb配置為使能(dc_bp為高電平)，濾波器帶寬選擇bw_sel配置為0~5，輸入數(shù)據(jù)數(shù)據(jù)隨機，參考模型和DUT輸出一致則通過，使用不同的隨機種子跑十萬包仿真通過case_04給模塊上電，復位DCCANCELLER模塊，所有的配置都隨機參考模型和DUT輸出一致則通過，使用不同的隨機種子跑十萬包仿真通過異常操作case_05數(shù)據(jù)濾波過程中，連續(xù)復位模塊，確認下次加密操作不受影響仿真通過6.2行覆蓋率分析圖6.1DCCANCELLER行覆蓋率結果行覆蓋率是統(tǒng)計RTL代碼被執(zhí)行過數(shù)量，如圖6.1可知dc_camcellerdut_top的覆蓋率為100%，但是其子模塊u_dut_top覆蓋率為91.67%，子模塊有兩行沒有沒覆蓋到語句如圖6.2以及圖6.3所示。圖6.2未覆蓋的行1圖6.3未覆蓋的行2分析：由于輸入的帶寬選擇bw_sel只能是從0到5，故不會進入執(zhí)行該條件中的語句。6.3翻轉覆蓋率分析翻轉覆蓋率是對RTL代碼中變量的每單比特的值0翻轉至1、1翻轉至0的覆蓋，翻轉覆蓋率結果如圖6.4所示，dc_camceller模塊中dut_top模塊翻轉覆蓋率為100%，驗證環(huán)境中dc_camceller_intf模塊的翻轉覆蓋率為100%。圖6.4翻轉覆蓋率結果6.4條件覆蓋率分析條件覆蓋率是對RTL代碼中條件判斷的覆蓋分析，如圖6.5所示，條件覆蓋率達到了100%。圖6.5條件覆蓋率結果如上圖6.5可知dc_canceller模塊的條件覆蓋率為94.29%,模塊中有一行沒有覆蓋到的語句，如圖6.6所示，圖6.7為沒有覆蓋到的語句的解釋。分析：add_out2正數(shù)到最大3_f800,負數(shù)到最大c_07ff,不能進至十九位。所以最高兩位無法賦到。圖6.6沒有覆蓋到得語句圖6.7沒有覆蓋到語句的解釋6.5分支覆蓋率分析分支覆蓋率是衡量RTL代碼中條件判斷的分支是否已被執(zhí)行過，如圖6.8所示，分支覆蓋率達為90.91%。圖6.8分支覆蓋率結果未覆蓋的分支分析：如圖6.9和6.10所示，bw_sel只取0到5，沒有覆蓋到default語句。如圖6.11所示，add_out2正數(shù)到最大3_f800,負數(shù)到最大c_07ff,不能進至十九位。所以最高兩位無法賦到。圖6.9沒有覆蓋到的語句圖6.10沒有覆蓋到得語句圖6.11沒有覆蓋到的語句圖6.12沒有覆蓋到語句的原因東北大學東軟信息學院畢業(yè)設計（論文）第7章結論第7章結論本文的整體驗證思想采用VMM驗證方法學理論，搭建一個高自動化、可重用、可擴展、開發(fā)周期短的驗證平臺，實現(xiàn)對DCCANCELLER加密模塊的功能驗證。與傳統(tǒng)驗證方法相比，VMM驗證方法學引用了斷言、抽象化、自動化和重用4中不同的機制提高了項目驗證的生產(chǎn)率，其分層的測試平臺的設計把代碼分而治之，大大減輕了集成電路的驗證工作，使驗證變得更加簡單、清晰，代碼也更易維護和修改。本次驗證的設計中先對驗證目標的功能、結構和端口時序進行分析，分解和提取DCCANCELLER加密模塊的功能點。根據(jù)功能驗證需求，制作驗證向量。規(guī)范輸入輸出文件的格式，并設計驗證的整體流程。使用SystemVerilog語言搭建分層的驗證平臺，加入斷言保證模塊的信號時序的正確性，被測模塊的輸出結果與參考模型給出的期望數(shù)據(jù)進行比對用來分析DCCANCELLER加密算法的可靠性。最后進行代碼覆蓋率統(tǒng)計分析，衡量驗證的進展程度，確定是否滿足驗證計劃要求的指標。本文設計的驗證環(huán)境基于VMM驗證方法學來搭建，具有可移植性，能夠驗證CPU的XBUS從端的外設模塊。使用隨機激勵生成器，能夠產(chǎn)生受約束的隨機測試，驅動被測模塊運行。與定向測試相比，受約束的隨機測試能嘗試成千上萬種不同協(xié)議的違例，并且很大程度上提高了驗證的效率。使用DCCANCELLER加密算法參考模型模擬被測DCCANCELLER加密模塊的運算，對比被測模塊的加密結果，保證模塊運算的正確性。使用斷言監(jiān)控被測模塊端口信號的時序，確認信號間高低電平翻轉的時序與設計說明書中信號的時序變換一致。但本文的驗證環(huán)境也存在不足之處，例如驗證環(huán)境內(nèi)部設計偏向復雜，還有很大的簡化空間。環(huán)境的代碼編寫過于死板，沒有廣泛的應用模塊復用技術。代碼的強壯性和可讀性有待提高，缺少一定的代碼注釋部分。對被測模塊的功能的邊角情況的代碼編寫沒有使用面向對象編程的高級技巧，可在代碼優(yōu)化時應用回調的方法在子程序中注入錯誤來實現(xiàn)模塊功能的邊角情況的處理。大規(guī)模SoC集成電路產(chǎn)業(yè)的高速發(fā)展，使得功能驗證面臨巨大挑戰(zhàn)。因此更高效的驗證方法被驗證工程師廣泛采用，VMM驗證方法學涵蓋了最新的驗證技術，并有效的縮短了驗證需要的時間，以里花費最小代價盡可能早發(fā)現(xiàn)設計缺陷，降低流片風險。大連東軟信息學院畢業(yè)設計（論文）參考文獻[1]葉茂．基于VMM的驗證平臺的研究與實現(xiàn)[D]，華中科技大學，2008[2]王彥本．集成電路形式化驗證方法研究[J]，電子科技，2008，8（10）：15-17[3]段承，超徐金甫．基于VMM構建可重用驗證平臺[J]，現(xiàn)代電子技術，2011，8（8）：127-129[4]JanickBergeron，EduardCerny，AlanHunter，AndrewNightingale．MethodologyManualforSystemVerilog[M]，Springer，2005[5]AccelleraOrganizationSystemVerilog．LanguageReferenceManualAccellear’sExtensionstoVer