電工電子技術基礎第10章-課件

1、第10章 時序邏輯電路本章要點 熟悉基本RS觸發(fā)器的電路組成、邏輯功能和工作原理。 了解觸發(fā)器的幾種常用觸發(fā)方式及特點。 掌握各類型觸發(fā)器的邏輯功能并分析由其組成的應用電路。 了解數(shù)碼寄存器、移位寄存器的功能和電路組成。 了解計數(shù)器的功能，掌握二進制、十進制計數(shù)器電路組成原理。 了解集成計數(shù)器的使用常識第10章 時序邏輯電路本章要點 第10章 時序邏輯電路 觸發(fā)器是能夠存儲一位二進制數(shù)碼的電路，它是由邏輯門電路通過一定的方式組合而成的。觸發(fā)器在某一時刻的輸出不僅和當時的輸入狀態(tài)有關，而且還與在此之前的電路狀態(tài)有關。即當輸入信號消失后，觸發(fā)器的狀態(tài)被記憶，直到再輸入信號后它的狀態(tài)才可能變化。10

2、.1 觸發(fā)器10.1.1 基本RS觸發(fā)器1電路組成將兩個與非門的輸入端與輸出端交叉反饋連接就構成了基本RS觸發(fā)器，如圖所示。 電路中有兩個輸入端 、 和兩個輸出端 、 ，其中 稱為置0端， 稱為置1端，字母上的非號表示低電平觸發(fā)有效，兩個輸出端 和 的狀態(tài)是相反的，通常規(guī)定端平 的狀態(tài)為觸發(fā)器的狀態(tài)。 如圖所示是基本RS觸發(fā)器的邏輯符號。 第10章 時序邏輯電路 觸發(fā)器是能夠存儲一位二第10章 時序邏輯電路10.1 觸發(fā)器10.1.1 基本RS觸發(fā)器2基本RS觸發(fā)器的工作原理 在數(shù)字電路中， 0， 1時，稱觸發(fā)器處于0狀態(tài)；當 1， 0時，稱觸發(fā)器處于1狀態(tài)，即用 端的狀態(tài)代表觸發(fā)器的狀態(tài)。因

3、而，在穩(wěn)定時，觸發(fā)器有兩種可能的狀態(tài)：0態(tài)和1態(tài)，利用這兩種狀態(tài)可以存儲一位二進制數(shù)碼0或1。當 =0， =1時，觸發(fā)器輸出 0， 1，這是復位狀態(tài)。當 =1， =0時，觸發(fā)器輸出 1， 0，這是置位狀態(tài)。當 = =1時，觸發(fā)器的輸出狀態(tài)保持原來狀態(tài)不變。當 = =0時，則強迫兩個與非門的輸出都為1，這種情況為不允許狀態(tài)。 基本RS觸發(fā)器狀態(tài)真值表第10章 時序邏輯電路10.1 觸發(fā)器10.1.1 基本R第10章 時序邏輯電路10.1 觸發(fā)器10.1.2 觸發(fā)方式 根據(jù)時鐘脈沖觸發(fā)方式的不同觸發(fā)器可分為：同步式觸發(fā)、上升沿觸發(fā)、下降沿觸發(fā)和主從觸發(fā)四種類型。觸發(fā)器類型 觸發(fā)信號有效時刻 時序圖

4、 特 點 同步式觸發(fā) CP為高電平期間 CPRSQQQQ上升沿觸發(fā) CP為上升沿時刻 下降沿觸發(fā) CP為下降沿時刻 主從觸發(fā) CP高電平接收輸入信號，下降沿翻轉 有干擾信號竄入，易產生錯誤翻轉 。保證一個CP周期觸發(fā)器只動作下次，可克服輸入干擾信號引起的誤翻轉 。同上 同上第10章 時序邏輯電路10.1 觸發(fā)器10.1.2 觸發(fā)第10章 時序邏輯電路10.1 觸發(fā)器10.1.3 常用觸發(fā)器 1JK觸發(fā)器（1）JK觸發(fā)器的結構 JK觸發(fā)器的邏輯結構如圖所示，圖中CP是下降沿觸發(fā)有效。它是有兩個同步RS觸發(fā)器和一個非門構成，其中兩個同步RS觸發(fā)器中一個稱為“主觸發(fā)器”，另一個稱為“從觸發(fā)器”，非門

5、使得加到這兩個觸發(fā)器的時鐘信號反相。輸入信號J、K位于主觸發(fā)器的輸入端，輸出信號 、 由從觸發(fā)器輸出，并將 、 端的狀態(tài)作為一對附加的控制信號接回到主觸發(fā)器的輸入端。1。G1G2G3G4G5G6G7G8G9.QCPJKCP。KQ。J邏輯符號如圖所示第10章 時序邏輯電路10.1 觸發(fā)器10.1.3 常用觸第10章 時序邏輯電路10.1 觸發(fā)器10.1.3 常用觸發(fā)器 1JK觸發(fā)器（2）JK觸發(fā)器的功能J=l、K=0 時，CP信號到來后，觸發(fā)器置1。J=0、K=l 時，CP信號到來后，觸發(fā)器置0。J= K=0 時，主從觸發(fā)器的狀態(tài)均保持不變。 J= K=1 時，CP信號到來后，觸發(fā)器翻轉。 真值

6、表2. D觸發(fā)器（1）電路組成D觸發(fā)器是只有一個輸入信號端的JK觸發(fā)器如圖所示。CP。KQ。J1。DCP。Q。DD觸發(fā)器的邏輯功能真值表如表所示。 D觸發(fā)器邏輯功能真值表第10章 時序邏輯電路10.1 觸發(fā)器10.1.3 常用觸第10章 時序邏輯電路10.2 寄存器10.2.1 數(shù)碼寄存器 能夠存放二進制數(shù)碼的電路稱為數(shù)碼寄存器。在數(shù)字電路系統(tǒng)中，常用于暫時存放某些數(shù)據(jù)。集成寄存器74LS175就是一個數(shù)碼寄存器，它的邏輯電路圖與管腳排列如圖所示。 第10章 時序邏輯電路10.2 寄存器10.2.1 數(shù)碼寄存第10章 時序邏輯電路10.2 寄存器10.2.1 數(shù)碼寄存器74LS175的真值表如

7、表所示。74LS175的真值表 由74LS175的真值表可以看到，把需要存儲的4位二進制數(shù)碼送到數(shù)據(jù)輸入端，那么在CP時鐘脈沖的上升沿作用下，4位數(shù)碼并行地出現(xiàn)在數(shù)據(jù)的輸出端。第10章 時序邏輯電路10.2 寄存器10.2.1 數(shù)碼寄存第10章 時序邏輯電路10.2 寄存器10.2.2 移位寄存器 移位寄存器不但可以寄存數(shù)碼，而且在移位脈沖的作用下，寄存器中的數(shù)碼可以根據(jù)需要向左或者向右移動一位。移位寄存器與數(shù)碼寄存器不同的是數(shù)據(jù)的輸入和輸出是串行而不是并行。1單向移位寄存器 單向移位寄存器可以分為左移寄存器和右移寄存器，兩種單向移位寄存器的工作原理相同，只是數(shù)碼輸入順序不同。如圖是4位右移寄

8、存器，它是由4個D觸發(fā)器組成，各個觸發(fā)器的輸出端與右鄰觸發(fā)器D端相連，各CP脈沖輸入端并聯(lián)，各清零端CR也并聯(lián)。DI為串行數(shù)碼輸入端，CP是移位脈沖輸入端。所謂數(shù)據(jù)串行是指幾位二進制數(shù)碼排成一列，依次輸入和輸出。第10章 時序邏輯電路10.2 寄存器10.2.2 移位寄存第10章 時序邏輯電路10.2 寄存器10.2.2 移位寄存器第一個CP脈沖上升沿到來前，把輸入數(shù)碼的最右位數(shù)碼“1”送給D0，則Q0Q1Q2Q30000， D0D1D2D31000。第一個CP脈沖上升沿出現(xiàn)時，各D觸發(fā)器接收CP脈沖上升沿到來之前瞬間對應DI的狀態(tài)，則Q0Q1Q2Q31000， D0D1D2D31100。第二

9、個CP脈沖上升沿出現(xiàn)時，有Q0Q1Q2Q31100， D0D1D2D30110。第三個CP脈沖上升沿出現(xiàn)時，有Q0Q1Q2Q30110， D0D1D2D31011。第四個CP脈沖上升沿出現(xiàn)時，有Q0Q1Q2Q31011。數(shù)碼右移寄存器工作過程的時序圖如圖所示，4位右移寄存器的狀態(tài)表如表所示。4位右移寄存器狀態(tài)表第10章 時序邏輯電路10.2 寄存器10.2.2 移位寄存第10章 時序邏輯電路10.2 寄存器10.2.2 移位寄存器2雙向移位寄存器 雙向移位寄存器同時具有左移和右移功能，它除了有左移和右移兩個串行輸入端外，還有左移、右移控制端M，當M=0（或1）時完成右移（左移）操作。 集成移位

10、寄存器74LS194是四位雙向移位寄存器，具有并行寄存，左移寄存，右移寄存和保持四種工作模式。它是一種常用的、功能較強的中規(guī)模集成電路。74LS194的外部引腳如圖所示。 D0DSRGNDVCC1234567891011121314151674LS194Q1Q2Q3Q4M1M0CPD1D2D3DSL集成移位寄存器74LS194的功能表如表所示。 74LS194功能表第10章 時序邏輯電路10.2 寄存器10.2.2 移位寄存第10章 時序邏輯電路10.3 計數(shù)器10.3.1 二進制計數(shù)器 每輸入一個脈沖，就進行一次加1運算的計數(shù)器稱為加法計數(shù)器。如圖所示，是用三個主從JK觸發(fā)器組成的一個三位二

11、進制加法計數(shù)器的邏輯圖。 QF1CPQF2CPQF3CPJKJJKK進位輸出信號Q2Q3Q1CP 計數(shù)前，先將計數(shù)器清“0”，即在各觸發(fā)器的 端加上負脈沖。使F1F3 全部處于“0”態(tài)（Q3Q2Q1000）。第10章 時序邏輯電路10.3 計數(shù)器10.3.1 二進制計 在第1個計數(shù)脈沖下降沿到來后，Q1由0翻轉1，二進制數(shù)Q3Q2Q1001。 在第2個計數(shù)脈沖下降沿到來后，Q1由1翻轉0，觸發(fā)器F2使得Q2由0翻轉為1，二進制數(shù)Q3Q2Q1010。 在第3個計數(shù)脈沖下降沿到來后，Q1由0翻轉1，Q1上升沿并不觸發(fā)F2，仍保持Q2=1，因此二進制數(shù)Q3Q2Q1011。 依此類推，當?shù)谄邆€計數(shù)脈沖

12、作用后，Q3Q2Q1 111，當?shù)诎藗€計數(shù)脈沖作用后，Q3Q2Q1000。第10章 時序邏輯電路10.3 計數(shù)器10.3.1 二進制計數(shù)器三位二進制加法計數(shù)器時序圖如圖所示 在第1個計數(shù)脈沖下降沿到來后，Q1由0翻轉1第10章 時序邏輯電路10.3 計數(shù)器10.3.2 十進制計數(shù)器 如圖所示，是由主從J-K觸發(fā)器組成的842l BCD碼十進制計數(shù)器的邏輯圖。該電路是在4位二進制計數(shù)器基礎上，令其跳過6個狀態(tài)來實現(xiàn)十進制計數(shù)的。其計數(shù)原理如下。進位輸出信號Q3QF1CPQF2CPJKJKQF3CPJKQ2Q1CPQF4CPJKQ4第10章 時序邏輯電路10.3 計數(shù)器10.3.2 十進制計計數(shù)原

13、理： 計數(shù)前先清“0”。在15個計數(shù)脈沖期間，計數(shù)原理與二進制計數(shù)器相同，且在此期間Q2和Q3中總有一個為0，則F4的J端有0輸入，在CP的下降沿，F(xiàn)4為“0”。 第6個計數(shù)脈沖到來后，Q1由1變?yōu)?，使得Q2由0變?yōu)?， Q2的正跳變對F3無影響，這時計數(shù)器Q4Q3 Q2 Q1狀態(tài)由0101變?yōu)?0110狀態(tài)。 第7個計數(shù)脈沖到來后， Q1由0變?yōu)?，此正跳變對其他各觸發(fā)器均無影響，此時計數(shù)器呈0111狀態(tài)。 第8個計數(shù)脈沖到來后，F(xiàn)1由1變?yōu)?，此負跳變使F2由1變?yōu)?， Q2的負跳變又使F3由1變?yōu)?，同時，由于第七個計數(shù)脈沖已使F4的J端輸入為1，故Q1的負跳變也使F4翻轉， Q4由0

14、變?yōu)?，這時計數(shù)器變成1000狀態(tài)。 第9個計數(shù)脈沖使F1翻轉，Q1由0變?yōu)?， Q1的正跳變對觸發(fā) 器無影響，計數(shù)器為1001狀態(tài)。 第10個計數(shù)脈沖輸入后，F(xiàn)1翻轉，Q1由1變?yōu)?，分別給F2、F4的CP端一個負跳變，F(xiàn)2因J端有0輸入，維持“0”狀態(tài)不變； F4因K端為 1，J端為0而翻轉為“0”狀態(tài)，這樣計數(shù)器由1001回到0000狀態(tài)，同時向高位輸送一進位信號，實現(xiàn)了一位二十進制的計數(shù)功能。 第10章 時序邏輯電路10.3 計數(shù)器10.3.2 十進制計數(shù)器計數(shù)原理：第10章 時序邏輯電路10.3 計數(shù)器10.3.2第10章 時序邏輯電路10.3 計數(shù)器10.3.3 集成計數(shù)器74LS161是TTL集成4位二進制同步計數(shù)器，其外部引腳分布圖如圖所示。D0GNDVCC1234567891011121314151674LS161Q0Q1Q2Q3COD1D2D3CTPCPCTT 74 LS 161的功能表如表所示 74LS161功能表第10章 時序邏輯電路10.3 計數(shù)器10.3.3 集成計數(shù)第10章 時序邏輯電路10.3 計數(shù)器10.3.3 集成計數(shù)器（1）74LS161在 為低電平時實現(xiàn)異步復位功能。 （3）在復位端和預置端均為無效電平（ = =1）、兩個計數(shù)使能端（CTT、CTP）中至少有一個輸入禁止信號