集成電路簡答問答

1、1標準單元法概念：從標準單元庫中調用事先經過精心設計的邏輯單元，并排列成 行，行間留有可調整的布線通道，再按功能要求將各內部單元以及輸入/輸出單元連 接起來，形成所需的專用電路。芯片布局：芯片中心是單元區(qū)，輸入/輸出單元和壓 焊塊在芯片四周，基本單元具有等高不等寬的結構，布線通道區(qū)沒有寬度的限制， 利于實現優(yōu)化布線。與門陣列法相比，標準單元法不同點：（1）在門陣列法中邏輯 圖是轉換成門陣列所具有的單元或宏單元，而標準單元法則轉換成標準單元庫中所 具有的標準單元。（2）門陣列設計時首先要選定某一種門復雜度的基片，因而門陣列 的布局和布線是在最大的門數目、最大的壓焊塊數目、布線通道的間距都確定的前

2、 提下進行的。標準單元法則不同，它的單元數、壓焊塊數取決于具體設計的要求， 而且布線通道的間距是可變的，當布線發(fā)生困難時，通道間距可以隨時加大，因而 布局和布線是在一種不太受約束的條件下進行的。（3）門陣列設計時只需要定制部分 掩膜版，而標準單元設計后需要定制所有的各層掩膜版。與門陣列法相比，標準單 元法有明顯的優(yōu)點：（1）芯片面積的利用率比門陣列法要高。芯片中沒有無用的單 元，也沒有無用的晶體管。（2）可以保證100%的連續(xù)布通率。（3）單元能根據設計 要求臨時加以特殊設計并加入庫內，因而可得到較佳的電路性能。（4）可以與全定制 設計法相結合。在芯片內放入經編譯得到的宏單元或人工設計的功能塊

3、。2作為絕緣體，二氧化硅、氮氧化硅、氮化硅等硅的氧化物和氮化物在集成電路工 藝中主要具有如下功能：（1）構成電容的絕緣介質；（MIM電容）（2）構成金屬-氧 化物-半導體器件（MOS）的柵絕緣層；（3）構成元件和互連線之間的橫向隔離；（4） 構成工藝層面之間的垂直隔離；（5）構成防止表面機械損傷和化學污染的鈍化層。3肖特基接觸：金屬與半導體接觸時，由于金屬費米能級與半導體的費米能級不同， 將導致電子從金屬流向半導體或者半導體流向金屬。從而形成肖特基接觸。理論上 當金屬的費米能級高于P型半導體的費米能級時，或者金屬費米能級低于N型半導 體的費米能級時，由于電子或空穴的流動將在半導體表面附近產生勢

4、壘區(qū)形成肖特 基接觸。其他情況不形成肖特基接觸事實上由于半導體表面態(tài)的存在，金屬與輕摻 雜的半導體接觸都能形成肖特基接觸。（歐姆接觸）當金屬與重摻雜的半導體接觸時， 由于半導體中的多子濃度大，形成的勢壘區(qū)將非常薄。這導致金屬中的電子不用越 過接觸勢壘就能夠通過隧穿效應達到半導體中。半導體中的載流子同樣如此。此時 勢壘對載流子的阻礙作用幾乎可以忽略，載流子能夠“自由”通過金屬與半導體的 接觸區(qū)。這樣的金屬與半導體接觸稱為歐姆接觸。4三極管特性EC不能互相換：一般在制作時，發(fā)射區(qū)的摻雜濃度遠遠高于基區(qū)和集 電區(qū)；基區(qū)做的很?。ㄒ晕⒚咨踔良{米計）；集電結的面積大于發(fā)射結的面積。因此， 在使用時，E、

5、C兩個電極是不能交換的。電路符號中E電極的箭頭，表示正向電流 的方向。如果將發(fā)射極和集電極對換，從原理上講沒有本質上的不同。但由于晶體 管的實際結構不對稱，特別是在集成電路中，發(fā)射區(qū)嵌套在基區(qū)內，基區(qū)嵌套又在 集電區(qū)內，發(fā)射結比集電結小得多，反向電流放大倍數陽比6F小得多，故這種工 作狀態(tài)基本不用。5.GP模型在以下幾方面對EM2模型作了改進：1） GP直流模型：反映了集電結上電 壓的變化引起有效基區(qū)寬度變化的基區(qū)寬度調制效應，也稱為厄爾利（Early）效應， 改善了輸出電導、電流增益和特征頻率；反映了共射極電流放大倍數6隨電流和電 壓的變化2）GP小信號模型：考慮了正向渡越時間tF隨集電極電

6、流IC的變化，解 決了在大注入條件下由于基區(qū)展寬效應使特征頻率fT和IC成反比的特性。3）考慮 了大注入效應，改善了高電平下的伏安特性4）考慮了模型參數和溫度的關系。5） 根據橫向和縱向雙極晶體管的不同，考慮了外延層電荷存儲引起的準飽和效應。6“閂鎖”現象：在正常工作狀態(tài)下，PNPN四層結構之間的電壓不會超過Vtg,因此它 處于截止狀態(tài)。在一定的外界因素觸發(fā)下，例如由電源端或輸出端引入一個大的脈 沖干擾，或者受Y射線的瞬時輻照，使PNPN四層結構之間的電壓瞬間超過Vtg，這 時，該寄生結構中就會出現很大的導通電流。只要外部信號源或者VDD和VSS能夠 提供大于維持電流IH的輸出，即使外界干擾信

7、號已經消失，在PNPN四層結構之間 的導通電流仍然會維持，這就是所謂的“閂鎖”現象。7產生閂鎖的基本條件有三個：（1）外界因素使兩個寄生三極管的EB結處于正向偏 置；（2）兩個寄生三極管的電流放大倍數乘積；（3）電源所提供的最大電流大于寄 生可控硅導通所需要的維持電流IH。8抑制閂鎖效應有多項技術：其中最有效的辦法就是減小寄生電阻RS和RW。如果 這兩個電阻為零，則寄生三極管Q1和Q2永遠不會打開。由右圖可知，這兩個電阻 的阻值依賴于阱連接和襯底連接之間的距離。阱連接和襯底連接之間的距離不但要 近，而且接觸孔的數目要多。在PMOS管和NMOS管之間放置盡可能多的襯底連接 和阱連接，能大大減小寄

8、生電阻的阻值，有效抑制閂鎖9.縮寫翻譯：IC（integrated circuit 集成電路）,IP（intellectual property 知識產權）,ASIC（application specific integrated circuits 專用集成電路）,VLSI（ very large scale integration 超大規(guī)模集成）,SOC（ system on chip 系統(tǒng)芯片）,CPLD（ complex programmable logic device 復雜可編程邏輯器件）,FPGA（field programmable gate array現場可編程門陣列）,DRA

9、M（Dynamic Random Access Memory動態(tài)隨機存取 存儲器）MEMS （微機電系統(tǒng) Micro-Electro-Mechanical Systems）,BJT（雙極結型晶 體管 Bipolar Junction Transistor）, HBT （異質結雙極晶體管 Heterojunction bipolar transistor）,（C）MOS （complementary）metal oxide semiconductor （互補）金屬- 絕緣體-金屬）,FET （ field effect transistor 場 效應晶 體管），MESFET（Metal-Semi

10、conductor FET 即金屬-半導體場效應晶體管）,HEMT （ High Electron Mobility Transistor 高電子遷移率晶體管），TTL （transistor-transistor logic 晶體管-晶體 管邏輯），ECL （emitter-coupled logic 射極耦合邏輯），BiCMOS （bipolar CMOS雙極 CMOS）, SOI （Silicon-On-Insulator絕緣襯底上的硅）,MIM （m-insulator-m金屬絕緣 體金屬），PCB （PrintedCircuitBoard 印制電路板），MCM （multi chip

11、 module 多芯片 模塊）,SIP （single in-line package單列直插封裝）,DIP （dual in-line package雙列直 插封裝）,BGA（Ball Grid Array 球柵陣列結構）,SOP（ small outline packa 小外形封裝）， CAD （computer aided designer計算機輔助設計），EDA （電子設計自動化Electronic Design Automation）, PDK （ Process Design Kit 工藝設計包），DRC （design rule check 設計規(guī)則檢查），ERC （Electrical Rules Check 電氣規(guī)則檢查）,LVS （layout versus schematic 電路與版圖一致性驗證）,LPE （liquid phase epitaxy 液相外延）,SPICE（Simulation program with integrated circuit emphasis 集成電路仿真程序）,GDSII （geometric data standard，version2）,VHDL （Very-High-Speed Integr