EDA組合電路實(shí)驗(yàn)報(bào)告

1、電信 0702 1402070208 范萬亮EDA 組合電路實(shí)驗(yàn)報(bào)告實(shí)驗(yàn)?zāi)康模?.通過進(jìn)行簡單與非門的 VHDL 設(shè)計(jì)，了解、掌握好用 Quartus 進(jìn)行設(shè)計(jì)的基本原理、方法以及其具體的步 驟。2. 用 Quartus 進(jìn)行全加器的 VHDL 設(shè)計(jì)，進(jìn)一步地了解 用 Quartus 進(jìn)行比較復(fù)雜的的組合電路的設(shè)計(jì)方法及 其步驟。3.掌握如何驗(yàn)證 VHDL 設(shè)計(jì)的正確與否的方法。 實(shí)驗(yàn)步驟：1.簡單與門的VHDL設(shè)計(jì) 首先，先建立一個(gè)新的工程文件夾，并選擇好編譯文件的語 言類型，這里選擇了 VHDL File,如下圖所示。建立完成后，就開始在窗口中編寫程序，如圖所示：entity ariddo

2、cr is port建立完成后，就開始在窗口中編寫程序，如圖所示：entity ariddocr is portb:in tit; c:out bit); erd entity anddoor; ai-ciiitectar已 one of anddoor is begin c =not(a and t;erd arcnitectnre one;具體程序如下：entity anddoor isport(a,b:in bit;c:out bit);end entity anddoor;architecture one of anddoor isbeginc = not(a and b);end a

3、rchitecture one；上面的與門還可以用原理圖輸入的設(shè)計(jì)方法來完成：建立了一個(gè)新的工程文件夾，選擇編譯文件的語言類型時(shí)，這里 應(yīng)該選擇 Block Diagram/Schematic File,如下圖所示。然后就可以通過查找各種元件并將之進(jìn)行連接即可。如下圖所 示:實(shí)驗(yàn)驗(yàn)證：1.先在Quartus上運(yùn)行，結(jié)果程序正確。如下圖:接著，設(shè)計(jì)端口的鏈接：點(diǎn)擊tools-programmer,將程序文件加 載到芯片中，設(shè)計(jì)端口號(hào)， a 為152， b 為 151， c 為50。然后，在機(jī) 箱上撥動(dòng)與a、b相對應(yīng)的開關(guān)，同時(shí)觀察與c相對應(yīng)的指示燈，發(fā) 現(xiàn)它們之間的關(guān)系符合與非門的關(guān)系，則證明了

4、以上程序和作圖的正 確。2. 一位全加器的VHDL設(shè)計(jì)實(shí)驗(yàn)步驟：同上所示的，先建立一個(gè)新的工程文件夾，并選擇好編譯文件的 語言類型，這里選擇 VHDL File。設(shè)計(jì)半加器。其程序如下所示：Library ieee;Use ieee.std_logic_1164.all;entity b-adder is port(a,b:in std_logic;co,so:out std_logic);end entity b-adder;architecture fhl of b-adder is beginso = not(a xor (not b);co = a and b;end architec

5、ture fhl；接著，設(shè)計(jì)一或門。其程序如下所示：Library ieee;Use ieee.std_logic_1164.all;entity or2a isport(a,b:in std_logic;c:out std_logic);end entity or2a;architecture one of or2a is beginco ain,b=bin,co=d,so=e);u2:b_adder port map (a=e,b=cin,co=f,so=sum); u3: or2a port map (a=d,b=f,co=cout);end architecture fhl；實(shí)驗(yàn)驗(yàn)證：同上所述的，先在Quartus上運(yùn)行，結(jié)果程序正確。然后通過設(shè)置端口并用與之相對應(yīng)的開關(guān)與指示燈來檢驗(yàn)程序的正確與否。不再次復(fù)述。實(shí)驗(yàn)感想：通過這次的實(shí)驗(yàn)，我對于 Quartus、VHDL 語言有了更為深刻的了