譯碼器設計組合邏輯電路案例分析

1、譯碼器設計組合邏輯電路案例分析【信息單】一、編碼器在數(shù)字系統(tǒng)中，把二進制碼按一定的規(guī)律編排，使每組代碼具有特定的含義，稱為編碼。具有編碼功能的邏輯電路稱為編碼器。編碼器是一個多輸入多輸出的組合邏輯電路。按照編碼方式不同，編碼器可分為普通編碼器和優(yōu)先編碼器；按照輸出代碼種類的不同，可分為二進制編碼器和非二進制編碼器。.普通編碼器普通編碼器分二進制編碼器和非二進制編碼器。若輸入信號的個數(shù)N與輸出變量的位數(shù)n滿足N=2n,此電路稱為二進制編碼器；若輸入信號的個數(shù)N與輸出變量的位數(shù) n不滿足N=2n,此電路稱為非二進制編碼器。普通編碼器任何時刻只能對其中一個輸入信息進行編碼，即輸入的N個信號是互相排斥

2、的。若編碼器輸入為4個信號，輸出為兩位代碼，則稱為4線-2線編碼器（或4/2線編碼器）。.優(yōu)先編碼器優(yōu)先編碼器是當多個輸入端同時有信號時，電路只對其中優(yōu)先級別最高的信號進行編碼的編碼器。.集成編碼器10線-4線集成優(yōu)先編碼器常見型號為54/74147、54/74LS147 , 8線-3線常見型號為54/74148、54/74LS148。.編碼器舉例鍵控8421BCD碼編碼器10個按鍵SoS9代表輸入的10個十進制數(shù)09,輸入為低電平有效，即某一按鍵按下，對應的輸入信號為 0,輸出對應的8421碼，輸出為4位碼，所以有4個輸出端A、B、C、Do真值表見表7.1,由真值表寫出各輸出的邏輯表達式為A

3、=S8s9 =S8s9b=S；S5S6S；=s4s50S7cS3QS7=s2s30Sd=S1S3S5S7S9 = ss3s5s7s9表7.1鍵控8421BCD碼編碼器真值表輸 入輸出Sg & S? Sb S5 SSj S： S| SoA B C D GS1111111111i) GOOD11111111100000I1111111101000 I 1L 1 L 111 I 0110010111 L 1110111001 L 1111 j 0111 jQ 100111 I I 01 I I 110 1gli111011 I 1110110111011111101 L L 101111111tQ

4、00101 I 111 I I 1110 fl 11(2)二進制編碼器用n位二進制代碼對2n個信號進行編碼的電路稱為二進制編碼器。3位二進制編碼器有 8個輸入端3個輸出端，所以常稱為8線一3線編碼器，其功能真值表見表 7.2,輸入為高電 平有效。表7.2編碼器真值表輸喻出Iqtl k kLlj 1?Ai A)%1ft 1100000n 01)01000000Q 010010000 i)01n0。 n 1000001000010001000o 0 a01001 01t)u1)11t)0Q 。00001I JL由真值表寫出各輸出的邏輯表達式為 A2- I 4 I 5I 6I 7A1- I 2I3I

5、6I 7A0- I 1I3I5I 7用門電路實現(xiàn)邏輯電路，如圖7.2所示。I 7 I 6 I 5 I 4 I 3 I 2 I 1 I 0圖7.2位二進制編碼器3)集成編碼器74LS14874LS148是一種常用的8線-3線優(yōu)先編碼器。其外形和引腳如圖7.3所示。圖7.3集成編碼器74LS148其邏輯功能見表 7.3,其中I； T為編碼輸入端，低電平有效。第 A1為編碼輸出端，也為低電平有效，即反碼輸出。其他功能如下。Ei為使能輸入端，低電平有效。(2)優(yōu)先順序為I7-* I7,即I7的優(yōu)先級最高，然后是17、匚、匕。GS為編碼器的工作標志，低電平有效。EO為使能輸出端，高電平有效。表7.3 7

6、4LS148優(yōu)先編碼器真值表IMPUTSOUTPUTS123456789DCBAHHHHHHHHHHMKHXXXXXXXXLLHHLXXXXXXXLHLHHHXXXXXXLIHLLLXXXXXLHHHIHLLHXXXXLHHHMHLHLXXXLHHHHHHLHHXXLHHHKMHHHILLKLHHHHHHHLHLHHHHHHHHHHHL二、譯碼器譯碼是編碼的逆過程，即將每一組輸入二進制代碼“翻譯”成為一個特定的輸出信號。實現(xiàn)譯碼功能的數(shù)字電路稱為譯碼器。集成譯碼器分為二進制譯碼器、二一十進制譯碼器和顯示譯碼器3種。集成二進制譯碼器由于其輸入、輸出端的數(shù)目滿足 2n=M,屬完全譯碼器，故分為雙2

7、-4線譯碼器、3-8線譯 碼器、4-16線譯碼器等。非二進制譯碼器種類很多，其中二一十進制譯碼器應用較廣泛。二一十進制譯碼器又稱 4-10線譯碼器，屬不完全譯碼器。二一十進制譯碼器常用的型號有TTL 系列的 54/7442、54/74LS42 和 CMOS 系列中的 54/74HC42、54/74HCT42 等。1.74LS138譯碼器簡介下圖為3線-8線譯碼器74LS138集成芯片的內(nèi)部電路及引腳排列圖。其中 2、A、A為地址輸入端，Y。Y7為譯碼輸出端，Si、8、鳥為使能端。Au A i Aj圖7.4內(nèi)部電路及引腳排列Au A i Aj圖7.4內(nèi)部電路及引腳排列74LS138為74LS13

8、8輸入輸出功能表。表7.4 74LS138輸入輸出功能表輸 入輸 出S1S2+S3AA1AY0Y1Y2Y3Y4飛Y6Y7100000111111110001101111111001011011111100111110111110100111101111010111111011101101111110110111111111100XXXX11111111X1XXX11111111當S = 0, S2+ S3 =X時，或S = X, &+=1時，譯碼器被禁止， 匕 Y7所有輸 出同時為高電平1。當S=1, &+=0時，器件使能有效，地址碼所指定的輸出端有信號（低電平有效）輸出，其它所有輸出端均無信

9、號（全為 1）輸出。74LS138的輸出函數(shù)表達式為：YO=AAA二3,Y1=AAA二 m,Y2=AAA=my3=Aaa=nry4=AAA二gY5=aAa=n5y6=aaA二n，=AAA二n2.利用譯碼器實現(xiàn)組合邏輯電路設計下圖7.5為一譯碼器輸出電路。根據(jù)組合邏輯電路分析方法，該電路的輸出函數(shù)為:z =丫0丫72Vz = m)mm2n7 = AAAAAAAAAbAAA) = /m或m7其中，m是關于a0、ap a2的最小項表示形式， m是關于C、b、a的最小項表示形式。圖7.5譯碼器電路利用譯碼器實現(xiàn)組合邏輯電路的解題步驟：(1)選擇合適譯碼器。被表示函數(shù)有 n個變量，選擇 n個地址信號的譯

10、碼器。(2)將函數(shù)表達式轉(zhuǎn)換成標準與或表達式；(3)將標準與或表達式轉(zhuǎn)換成與非-與非表示；(4)令被表示的函數(shù)表達式的變量與譯碼器地址端A2、A1、A0對應(高位對高位)。(5)把譯碼器相關輸出位通過與非門電路進行連接輸出。例：用譯碼器和門電路實現(xiàn)丫 = AB + AC的組合邏輯電路。 根據(jù)邏輯函數(shù)選擇 3-8線譯碼器，例如 74LS138。(2)寫出函數(shù)標準與或表達式。Y = AB + AC = ABC + ABC + ABC = m + M m=同7(3) 施|絲上與74LS138的輸出表達式進行比較。設A=A2, B=A1, C=A0,可得：丫 = m, mm = 丫5丫丫7(4)畫邏輯電路，如圖 7.6所示。Y圖7.6譯碼器電路3.譯碼器級聯(lián)利用使能端能方便地將兩個3-8線譯碼器組合成一個4-16線譯碼器，如圖7.7所示。圖7.7用兩片74LS138組合成4/16譯碼器數(shù)據(jù)輸入端高位 D3鏈接74LS138(1)的S2、S3端及74LS138(2)的S1端。當D3低電平， 即D3、D2、D1、D0所表示譯碼結果小于等于7,用74LS138(1)的譯碼輸出表示；當 D3為高電平，即D3、D2、D1、Do所表示譯碼結果大于7,用74LS138(2)的譯碼輸出表示。例如D