半導體業(yè)界的HKMG攻防戰(zhàn)：詳解兩大工藝流派

1、隨著晶體管尺寸的不斷縮小，HKMG（high-k絕緣層+金屬柵極）技術(shù)幾乎已經(jīng)成為45nm 以下級別制程的必備技術(shù).不過在制作HKMG結(jié)構(gòu)晶體管的工藝方面，業(yè)內(nèi)卻存在兩大各 自固執(zhí)己見的不同陣營，分別是以IBM為代表的Gatefirst工藝流派和以Intel為代表 的Gatelast工藝流派，盡管兩大陣營均自稱只有自己的工藝才是最適合制作HKMG晶 體管的技術(shù)，但一般來說使用Gate-first工藝實現(xiàn)HKMG結(jié)構(gòu)的難點在于如何控制PMOS 管的Vt電壓（門限電壓）；而Gate-last工藝的難點則在于工藝較復雜，芯片的管芯密度 同等條件下要比Gate-first工藝低，需要設(shè)計方積極配合修改

2、電路設(shè)計才可以達到與 Gate-fi rst工藝相同的管芯密度級別。HKMG實現(xiàn)工藝的兩大流派：Gate-last陣營：目前已經(jīng)表態(tài)支持Gate-last工藝的除了 In tel公司之外（從45nm制 程開始，In tel便一直在制作HKMG晶體管時使用Gate-last工藝），主要還有芯片代工 業(yè)的最大巨頭臺積電，后者是最近才決定在今年推出的28nm HKMG制程產(chǎn)品中啟用 Gate-last工藝（有關(guān)內(nèi)容詳見這個鏈接）。Gate-first陣營：Gate-first工藝方面，支持者主要是以IBM為首的芯片制造技術(shù)聯(lián)盟 Fishkill Allianee 的所屬成員，包括 IBM，英飛凌,N

3、EC, GlobalFoundries,三星，意法 半導體以及東芝等公司，盡管該聯(lián)盟目前還沒有正式推出基于HKMG技術(shù)的芯片產(chǎn)品，但 這些公司計劃至少在32/28nm HKMG級別制程中會繼續(xù)使用Gate-first工藝，不過最近 有消息傳來稱聯(lián)盟中的成員三星則已經(jīng)在秘密研制Gate-last工藝（有關(guān)內(nèi)容詳見這個鏈 接）。另外，臺灣聯(lián)電公司的HKMG工藝方案則較為特殊，在制作NMOS管的HKMG結(jié) 構(gòu)時，他們使用Gate-first工藝，而制作PMOS管時，他們則會使用Gate-last工藝。HKMG的優(yōu)勢和缺點：優(yōu)勢：不管使用Gate-first和Gate-last哪一種工藝，制造出的hi

4、gh-k絕緣層對提升晶 體管的性能均有重大的意義。high-k技術(shù)不僅能夠大幅減小柵極的漏電量，而且由于 high-k絕緣層的等效氧化物厚度（EOT:equivalent oxide thickness）較薄，因此還能 有效降低柵極電容。這樣晶體管的關(guān)鍵尺寸便能得到進一步的縮小，而管子的驅(qū)動能力也能 得到有效的改善。缺點：不過采用high-k絕緣層的晶體管與采用硅氧化物絕緣層的晶體管相比，在改善溝道 載流子遷移率方面稍有不利。Gatefirst/Gatelast 的優(yōu)缺點差別分析與未來應(yīng)用狀況：不過，采用 Gate-first 工藝制作 HKMG 結(jié)構(gòu)時卻有一些難題需要解決。一些專家認為，如

5、果采用Gate-first工藝制作HKMG,那么由于用來制作high-k絕緣層和制作金屬柵極的材 料必須經(jīng)受漏源極退火工步的高溫，因此會導致PMOS管Vt門限電壓的上升，這樣便影響 了管子的性能。而持不同觀點的專家，包括GlobalFou ndr ies公司的技術(shù)總監(jiān)John Pellerin等人則強調(diào)Gate-first工藝不需要電路設(shè)計方在電路設(shè)計上做太多更改，而且性 能上也完全能夠滿足32/28nm節(jié)點制程的要求。Pellerin強調(diào)： 我們肯定會在28nm節(jié)點制程上使用Gate-first工藝。其原因是我們的 客戶希望在轉(zhuǎn)換到HKMG結(jié)構(gòu)時能夠盡量避免過多的設(shè)計變更。而臺積電的技術(shù)高管

6、蔣尚義則表示，類似的難題業(yè)界在20年前便曾經(jīng)經(jīng)歷過： 當時業(yè)界 同樣曾經(jīng)發(fā)現(xiàn)N+摻雜的PMOS柵極材料會造成Vt電壓較高，這樣業(yè)內(nèi)一些公司便開始向 溝道中摻雜雜質(zhì)以壓低Vt,結(jié)果卻帶來了很多副作用，比如造成短通道效應(yīng)更為明顯等等。 而目前使用Gate-first工藝制作HKMG晶體管的方案的情況則與此非常類似，盡管人們可 以采用加入上覆層等方式來改善Gate-fi rst工藝容易造成Vt過高的問題，但是加入上覆層 的工藝卻非常復雜和難于掌握。因此臺積電干脆選擇轉(zhuǎn)向Gate-last工藝，不過Gate-last 工藝實施時如果想保持與Gate-first工藝產(chǎn)品的管芯密度近似，需要設(shè)計方對電路L

7、ayout 進行重新設(shè)計（有關(guān)臺積電公司轉(zhuǎn)向Gate-last工藝的詳細介紹，請點擊這個鏈接查看。）專家意見：Gartner公司的半導體產(chǎn)業(yè)分析師Dean Freeman表示： 臺積電轉(zhuǎn)向Gate-last，說明 這種工藝在性能方面還是存在一定的優(yōu)越性的。雖然Gate-fi rst工藝制成的產(chǎn)品在管芯密 度方面 較有優(yōu)勢，但繼續(xù)應(yīng)用這種工藝一定存在一些臺積電無法克服的難題。 ”歐洲校際微電子中心組織IMEC負責high-k技術(shù)研發(fā)的主管Thomas Hoffmann曾經(jīng)在 IEDM2009大會上指出了 Gate-first工藝在性能方面存在的不足，不過在會后的一次訪談 中，他表示盡管Gate-

8、 first存在一些性能方面的缺點，但是對一部分對性能并不十分敏感 的第功耗器件還是能夠滿足要求的。他表示： 對瑞薩等開發(fā)低功耗器件的公司而言，也許Gate-first工藝是目前較好的選擇。 這類器件一般對Vt值和管子的性能并沒有太高的要求。不過當產(chǎn)品的制程節(jié)點發(fā)展到 28nm以上級別時,這些公司便需要轉(zhuǎn)向Gate-last。不過對以追求性能為主的廠商而言， Gate-last則是必然之選。IBM的產(chǎn)品顯然屬于這種類型，所以我認為如果他們不使用 Gate-last的話，就必須在如何降低Vt的問題上想出好辦法。當然這種方案的復雜性會更 大，而且還有可能會影響到產(chǎn)品的良率。而最終他們也有可能會倒向

9、Gate-last工藝，這就是IBM Fishkill生產(chǎn)技術(shù)聯(lián)盟中的伙伴感到擔心的地方。“Gate-first工藝控制管子門限電壓的方案和難點所在：上覆層(Cap layer)：據(jù)Hoffmann介紹，盡管在Gate-last工藝中，制造商在蝕刻和化學拋光(CMP)工步會 遇到一些難題，但是Gate-fi rst工藝也并非省油的燈。如前所述，目前Gate-fi rst工藝雖 然不好控制Vt,但也不是完全沒有辦法，其主要的手段是通過設(shè)置一定厚度的high-k絕 緣體上覆層(cap layer)來實現(xiàn)，這種方案需要在high-k層的上下位置沉積氧化物薄層。 比如在NMOS管中，便需要在high-

10、k層的上部沉積一層厚度小于1nm的La2O3薄層， 以達到調(diào)整Vt電壓的目的；而在PMOS管中，則需要通過蝕刻工步將這一層薄層去掉，換 成AI2O3材質(zhì)的薄層，這樣便需要復雜的工藝來控制如何在PMOS管中將這一薄層去掉 而不影響到 NMOS 的上覆層。他表示：NMOS管的上覆層需要采用La2O3材料制作，而PMOS管則需要用AI2O3來 制作上覆層，這樣就需要在NMOS管的上覆層上覆蓋一層光阻膠，然后再用顯影+蝕刻方 式去掉沉積在PMOS管中的La2O3,不過處理完成之后要除去覆蓋在厚度小于1nm的 La2O3 上覆層上的光阻膠時，由于上覆層的厚度極薄，因此如果不能小心控制就會對上覆 層造成一

11、定的損壞，這就要求廠商具備非常高超精密的去膠工藝。 “Gate-last的優(yōu)勢：可自由設(shè)置和調(diào)配柵電極材料的功函數(shù)值，充分控制Vt電壓ASM公司的外延產(chǎn)品和ALD (原子層淀積)業(yè)務(wù)部經(jīng)理Glen Wilk則表示業(yè)內(nèi)已經(jīng)就 gate-first與gate-last之間在性能，復雜程度和成本方面的優(yōu)劣對比爭執(zhí)了許久，不過 我認為隨著產(chǎn)品制程尺寸的進一步縮小，gate-last工藝的優(yōu)越性開始逐步體現(xiàn)，由于這種 工藝的柵極不必經(jīng)受高溫工步，因此廠商可以更加自由地設(shè)置和調(diào)配柵電極材料的功函數(shù)值 并很好地控制住管子的Vt電壓。Wilk表示，隨著制程尺寸的進一步縮小，采用gate-first工藝的廠商會

12、發(fā)現(xiàn)“PMOS管的 特性越來越難控制，實施Gate-first工藝的難度也悅來越大，因此我認為未來業(yè)界對gate- last工藝的關(guān)注程度會越來越廣泛?！盬ilk認為，由于gate-last工藝可以很好地控制柵極 材料的功函數(shù)，而且還能為PMOS管的溝道提供有利改善溝道載流子流動性的硅應(yīng)變力， 因此gate-last工藝將非常適合低功耗，高性能產(chǎn)品使用，他表示： 不過我認為內(nèi)存芯片 廠商可能在轉(zhuǎn)向gate-last工藝時的步伐可能會稍慢一些，他們可能會在未來一段時間內(nèi)繼 續(xù)使用gate- first工藝，不過gate-last工藝顯然有助于提升產(chǎn)品的性能和降低產(chǎn)品的待 機功耗?！?而Appli

13、ed Mate rials公司的CTO Ha ns Sto rk則表示gate-fi rst工藝需要小心對待用來 控制Vt電壓的上覆層的蝕刻工步，而gate-last工藝則需要在金屬淀積和化學拋光工步加 以注意。長遠地看，我認為Gate-last工藝的前景更好一些。他表示芯片廠商目前都非常 關(guān)注In tel公司的32nm制程SOC芯片工藝，在這種工藝中，high-k絕緣層的等效氧化 物厚度（EOT）為0.95nm.他說：“Intel將其32nm gate-last制程SOC芯片產(chǎn)品的應(yīng) 用范圍從高性能應(yīng)用市場進一步拓展到了低漏電/低電壓應(yīng)用領(lǐng)域，而手機芯片則正好需要 具備這些特性?？蛻魝儗a

14、te-last和gate-first工藝在工函數(shù)控制，成本，產(chǎn)能，良品 率等方面的實際對比數(shù)據(jù)非常關(guān)注。以至于已經(jīng)有部分手機芯片廠商如高通等已經(jīng)開始要求 代工商能為他們提供能與Intel的產(chǎn)品性能相近的產(chǎn)品。僮用酥制作的僮用酥制作的In劇32nm制程工藝左】昌PMO5.営子柵扱亞112.5Tkm在 IEDM2009 會議上，高通公司的高管曾表示他們很支持臺積電去年七月份宣布將啟用Gate-last工藝的決定。而今年1月份，高通則宣布已經(jīng)與GlobalFoundries公司簽訂了 28nm 制程產(chǎn)品的代工協(xié)議。這樣，屆時人們便有機會可以實際對比一下分別來自臺積電 和GlobalFoundries

15、兩家公司，分別使用gate-last與gate-first兩種工藝制作出的手機 芯片產(chǎn)品在性能方面究竟有多大的區(qū)別。目前，高通公司的40nm制程手機用處理器類屬 與高性能芯片，其運行頻率達到了 1GH z,不過其功耗也控制得相當好，在谷歌Andr oid 智能手機中有使用這種處理器產(chǎn)品。In tel公司的制程技術(shù)高管Mark Bohr則表示Intel公司的Atom SOC芯片還需要一年左 右的時間才會啟用32nm制程工藝。當被問及應(yīng)用gate-last工藝以后為什么芯片的核心 尺寸會有所增大，是不是由于gate-last本身的限制，導致更改后的電路設(shè)計方案管芯密 度有所下降的問題時，Bohr表

16、示In tel公司45nm gate-last HKMG制程產(chǎn)品上電路設(shè)計 方案的變動并不是由于應(yīng)用了 gate-last所導致，而是與當時Intel在45nm制程產(chǎn)品上 還在繼續(xù)使用干式光刻技術(shù)有關(guān)。他表示“當時之所以會采用那種核心面積較大的設(shè)計規(guī)則， 其目的并不是為了滿足Gate-last HKMG工藝的要求，而是要滿足使用干式光刻技術(shù)的要 求?！保↖ntel在45nm制程節(jié)點仍然在使用干式光刻技術(shù)，直到32nm才開始使用沉浸式 光刻技術(shù)。）HKMG技術(shù)未來一段時間內(nèi)的發(fā)展趨勢：High-k絕緣層的材料選擇方面，包括Intel公司的Bohr在內(nèi)，大家似乎都同意HfO2將 在未來一段時間內(nèi)繼

17、續(xù)被用作High-K層的材料，業(yè)界近期將繼續(xù)在改良HfO2材料上做文 章，部分廠商可能還會考慮往HfO2層中添加一些特殊的材料，但他們近期不會把主要的精 力放在開發(fā)介電常數(shù)更高的材料方面。28HKS15 nm28HKS15 nmsi另外，有部分廠商的主要精力則會放在如何減小High-k層下面的SiO2界面層（IL）的 厚度方面，其目標是在High-k絕緣層的等效氧化物厚度為10埃時能把這種界面層的厚度 降低到5埃左右。Sematech公司負責High-k項目研究的高管Paul Kirsch表示： 業(yè)內(nèi) 現(xiàn)在考慮較多的主要是如何進一步優(yōu)化HfO2材料，而不是再花上五年去開發(fā)一種新的 High-k

18、材料。從開發(fā)時間要求和有效性要求方面考慮，目前最有意義的思路是考慮如何消 除SiO2界面層和改善High-K絕緣層的介電常數(shù)值。Gatefirst在如何有效消除SiO2界面層（ZIL）方面的優(yōu)勢及各方評述：消除SiO2界面層方面，在去年12月份舉辦的IEDM會議上，科學家們發(fā)布了多篇有關(guān)如 何消除SiO2界面層的文章（ZIL:zero interface layer）,其中IBM的Fishkill技術(shù)聯(lián) 盟也公布了自己的方案，并宣稱這種方案將在自己的gate-fi rst 32/28 nm制程中使用。耶魯大學的T.P. Ma教授表示，ZIL技術(shù)雖然非常吸引人，但通常需要使用高溫工步來消 除Si

19、O2界面層，而gate-first工藝制作的柵極則正好能夠承受這種高溫，所以這項技術(shù)對 采用gate-first工藝的廠商比較有利。他認為，按照他的理解，ZIL技術(shù)的實現(xiàn)需要使用高 溫化學反應(yīng)來有效地去除柵極結(jié)構(gòu)中殘留的SiO2界面層，這樣這項工藝對使用gate-fi rst 工藝的廠家而言實現(xiàn)起來難度更小一些,而使用gate-last工藝的廠商則會盡量避免使用高 溫工步。他還表示，IBM和Sematech公司所制出的ZIL結(jié)構(gòu)已經(jīng)能夠在5埃的等效氧化 層厚度條件下達到較好的防漏電性能。Si .； vb出 * 、Si .； vb出 * 、十 O 60% of EOT fs hereDisruptive Scaling Zero Lowk Interface不過據(jù)Sematech公司的材料與新興科技研發(fā)副總裁Raj Jammy表示，盡管Sematech 公司早期的ZIL結(jié)構(gòu)確實是在gatefirst工藝的基礎(chǔ)上制造