集成電路應(yīng)用

1、集成電路應(yīng)用第1頁，共14頁，2022年，5月20日，1點36分，星期四一、最大定額和最大極限定額集成電路一般都具有最大定額和最大極限定額。最大極限定額是為了防止電路的性能惡化、損壞以及可靠性下降而設(shè)定。在工作中即使是一瞬間也不允許超過。最大定額是電路允許的臨界值，但不是保證電路正常工作和特性的參數(shù)。定額包括：電源電壓、輸入電壓、輸入電流、工作溫度、儲藏溫度等第2頁，共14頁，2022年，5月20日，1點36分，星期四參數(shù)名稱 符 號規(guī) 范 單位 說明 電源電壓范圍 VDD -0.5+20 V 電壓以VSS為基準(zhǔn) 輸入電壓范圍 V1 -0.5VDD+0.5 V 電壓以VSS為基準(zhǔn) 輸入端電流

2、I1 10 mA 功耗 PD 500以12mw/0c減至200 mw 輸出端功耗 100 mw 工作溫度范圍 TA -40+85 貯存溫度范圍 TStg -40+125 第3頁，共14頁，2022年，5月20日，1點36分，星期四工作電壓范圍一般允許范圍是318V，按JEDEC標(biāo)準(zhǔn)推薦工作電壓范圍是315V，有的廠家如MOTOROLA就是按315V提供給用戶的。按國際CC4000B基本向RCA的CD4000B系列靠近，建議可用318V，而電特性參數(shù)按515V提供。所以應(yīng)盡量在15V范圍內(nèi)使用，不得已時可用至18V工作。第4頁，共14頁，2022年，5月20日，1點36分，星期四電氣特性Vcc

3、正電源電壓以地（GND）為基準(zhǔn)的正直流電源電壓，是器件中最高的電位Vin 輸入電壓直流輸入電壓（以地為基準(zhǔn)）Vout 輸出電壓直流輸出電壓（以地為基準(zhǔn)）VIH 高電平輸入電壓系統(tǒng)中邏輯高電平輸入電壓范圍VIL 低電平輸入電壓系統(tǒng)中邏輯低電平輸入電壓范圍VOH 高電平輸出電壓在規(guī)定的輸出負(fù)載和電源電壓下，輸出端的電壓范圍。這時器件的輸入狀態(tài)應(yīng)保證在輸出端建立高電平VOL 低電平輸出電壓在規(guī)定的輸出負(fù)載電源電壓下，輸出端的電壓范圍。這時器件輸入狀態(tài)應(yīng)保證在輸出端建立低電平VT+ 正向輸入閾值電壓在輸入信號上升沿，使具有遲滯的器件產(chǎn)生狀態(tài)翻轉(zhuǎn)的最低輸入電壓VT- 反向輸入閾值電壓在輸入信號下降沿，使

4、具有遲滯的器件產(chǎn)生狀態(tài)翻轉(zhuǎn)的最高輸入電壓VH 遲滯電壓具有遲滯作用的器件，其VT+和VT-之差第5頁，共14頁，2022年，5月20日，1點36分，星期四電氣特性（續(xù))Icc 靜態(tài)電源電流在靜態(tài)，當(dāng)器件輸入端為Vcc或GND且輸出不連接時，流入Vcc管腳的電流Icc 附加靜態(tài)電源電流器件的一個輸入端為2.4V而其它輸入端處于靜態(tài)Vcc或GND、且輸出端不連接時流入Vcc管腳的電流Iin 輸入電流當(dāng)在輸入端加高（低）電平時，流入（出）該端的電流。正號或沒有符號表示電流流入該端，負(fù)號表示電流流出該端Iout 輸出電流從輸出管腳輸出的電流。正號或無符號表示電流流入該腳，負(fù)號表示電流流出該腳IIH 輸

5、入電流（高）輸入電壓為高電平時的輸入電流IIL 輸入電流（低）輸入電壓為低電平時的輸入電流IOH 輸出電流（高）輸出電壓為高電平時的輸出電流IOL 輸出電流（低）輸出電壓為低電平時的輸入電流IOZ 3態(tài)漏電電流3態(tài)輸出端處于高阻態(tài)且輸出端連接Vcc或GND時，流入（流出）該輸出端的電流第6頁，共14頁，2022年，5月20日，1點36分，星期四電氣特性（續(xù))tPLH 低電平至高電平傳輸延遲當(dāng)輸出從確定的低電平變?yōu)榇_定的高電平時，在輸入波形和輸出波形基準(zhǔn)點之間的時間間隔。對于HC/HCT，基準(zhǔn)點是輸入波形和輸出波形幅度的50；HCT器件的基準(zhǔn)點為1.3VtPHL 高電平至低電平傳輸延遲當(dāng)輸出從確

6、定的高電平變?yōu)榇_定的低電平時，在輸入波形和輸出波形基準(zhǔn)點之間的時間間隔。對于HC/HCT，基準(zhǔn)點是輸入波形和輸出波形幅度的50；HCT器件的基準(zhǔn)點為1.3VtPLZ 低電平至高阻傳輸延遲（3態(tài)輸出禁止時間）隨著輸出從低電平向高阻關(guān)態(tài)的變化，在輸出使能波形基準(zhǔn)點和3態(tài)器件輸出波形振幅10點之間的時間間隔。HC器件的波形基準(zhǔn)點為波形幅度的50；HCT器件為1.3VtPHZ 高電平至高阻傳輸延遲（3態(tài)輸出禁止時間）隨著輸出從高電平向高阻關(guān)態(tài)的變化，在輸出使能波形基準(zhǔn)點和3態(tài)器件輸出波形振幅10點之間的時間間隔。HC器件的波形基準(zhǔn)點為波形幅度的50；HCT器件的為1.3VtPZL 低電平至高阻傳輸延遲

7、（3態(tài)輸出使能時間）隨著輸出從高阻關(guān)態(tài)向低電平的變化，在輸出使能波形基準(zhǔn)點和3態(tài)器件輸出波形振幅10點之間的時間間隔。HC器件的波形基準(zhǔn)點為波形幅度的50；HCT器件的為1.3VtPZL 高阻至高電平傳輸延遲（3態(tài)輸出使能時間）隨著輸出從高阻關(guān)態(tài)向高電平的變化，在輸出使能波形基準(zhǔn)點和3態(tài)器件輸出波形振幅10點之間的時間間隔。HC器件的波形基準(zhǔn)點為波形幅度的50；HCT器件的為1.3VtTLH 輸出低電平至高電平轉(zhuǎn)換時間在轉(zhuǎn)換輸出上升沿10和90電平之間的時間間隔tTLH 輸出高電平至低電平轉(zhuǎn)換時間在轉(zhuǎn)換輸出下降沿90和10電平之間的時間間隔第7頁，共14頁，2022年，5月20日，1點36分，

8、星期四電器特性說明IIH 輸入電流（高）輸入電壓為高電平時的輸入電流IIL 輸入電流（低）輸入電壓為低電平時的輸入電流IIHIIL第8頁，共14頁，2022年，5月20日，1點36分，星期四由于CMOS電路的輸入阻抗極高，所以輸入端必須建立保護(hù)電路。由上圖可見，當(dāng)Vin為低電平（GND）時，Iil為D1的反向電流。方向如圖。當(dāng)Vin為高電平（VDD）時,IiH為D2的反向電流。方向如圖。一般典型值1A。上述兩個輸入電流越小越好。第9頁，共14頁，2022年，5月20日，1點36分，星期四高電平輸出電壓（電流）和低電平輸出電壓（電流）高電平輸出電壓（電流） 低電平輸出電壓（電流）IOHVDDVi

9、nGNDVOHVOH=VDD-IOH*RP注：RP為導(dǎo)通阻抗VDDVin VDDVOL VOL=IOL*RN 注：RN為導(dǎo)通阻抗IOLIOH上升則VOH下降IOL上升則VOL上升第10頁，共14頁，2022年，5月20日，1點36分，星期四扇出系數(shù)（輸出負(fù)載系數(shù)n）電路輸出端可以連接k個CMOS負(fù)載時稱之。理論上可以不受限制，但是由于前面所述的拉電流和灌電流的存在，所以有：拉電流扇出系數(shù)：k=IOH/IiH灌電流扇出系數(shù)：k=IOl/Iil一般的：IiH=Iil =1A；IOH=500A；IOL=360A所以手冊上一般不標(biāo)出靜態(tài)扇出系數(shù)第11頁，共14頁，2022年，5月20日，1點36分，星期四動態(tài)扇出系數(shù)：動態(tài)扇出系數(shù)主要考慮的時傳輸時延問題傳輸時延與電源電壓、負(fù)載電容、溫度有關(guān)。在電源電壓與溫度相對固定時，討論負(fù)載電容所起的作用。第12頁，共14頁，2022年，5月20日，1點36分，星期四 TPD=ACL+TPD0這是一個直線方程：A:每單位電容傳輸時延；既直線斜率（ns/pF）CL:輸出端的負(fù)載電容TPD0:無負(fù)載電容時的電路時延一般控制TPD為100ns?？梢郧蟪鲚敵龆丝山拥目傌?fù)載電容。只要知道每個負(fù)載的輸入電容，即可求出可接的負(fù)載數(shù)（動態(tài)扇出系數(shù)）。K=(CL-Cs)/CiCs:分布電容，約10pF;