基于ZYNQ-FPGA實現(xiàn)圖像采集存儲顯示

1、基于ZYNQ FPGA實現(xiàn)圖像采集存儲顯示1 FPGA硬件系統(tǒng)設(shè)計基于ZYNQ FPGA實現(xiàn)圖像數(shù)據(jù)采集、存儲、處理和顯示系統(tǒng)框圖如圖1所示。說明：2路攝像頭采集系統(tǒng)，4種顯示方案，原始數(shù)據(jù)顯示2路，經(jīng)過算法處理2路。圖1 系統(tǒng)設(shè)計OV5640模塊：圖像傳感器，視頻流來源。寫VDMA模塊：硬件采集到的數(shù)據(jù)通過寫VDMA存儲到PS端的DDR中。ZYNQ模塊：ZYNQ-7000系列FPGA，ARM + FPGA架構(gòu)，核心處理芯片。讀VDMA模塊：通過讀VDMA從PS端的DDR中讀取圖像數(shù)據(jù)。RGB轉(zhuǎn)換DVI模塊：32bit轉(zhuǎn)為RGB888，再轉(zhuǎn)為DVI時序輸出到HDMI顯示。HDMI顯示器：顯示圖

2、像視頻數(shù)據(jù)。2 關(guān)鍵技術(shù)1）OV5640攝像頭設(shè)計中采用兩片美國OmniVision公司的CMOS圖像傳感器OV5640，OV5640芯片支持DVP和MIPI接口。為保證OV5640正常工作，需要依次實現(xiàn)以下時序要求。a、ResetB拉低、PWND拉高；b、DOVDD和AVDD同時上電；c、電源穩(wěn)定5ms后，拉低PWND，再過1ms，拉高ResetB；d、20ms后初始化OV5640DESCCB寄存器。e、通過IIC接口配置，配置目標(biāo)為RGB565、30FPS、720輸出格式；f、FPGA接收來自O(shè)V5640的視頻流數(shù)據(jù)輸入，需要對攝像頭完成相應(yīng)的時序操作。每次傳輸8bit，16bit為一個像

3、素點，所以要進行數(shù)據(jù)轉(zhuǎn)換8bit-16bit-32bit；2）圖像處理算法邊緣檢測算法要求首先找到圖片中物體的邊緣，由于邊緣處顏色變化一般比較明顯，在工程上一般借助卷積濾波器實現(xiàn)，卷積濾波器相當(dāng)于求導(dǎo)的離散版本。針對圖像進行邊緣檢測，有多種不同的濾波器算子，我們采用的Sobel濾波器算子圖1，分別針對圖像水平方向的邊緣以及豎直方向的邊緣，求和得出圖像的邊緣。圖1 濾波器算子3）ZYNQ FPGAZYNQ 7000系列基于Xilinx 全可編程的擴展處理平臺結(jié)構(gòu)，芯片內(nèi)部集成 ARM 公司雙核Cortex-A9處理器的處理系統(tǒng) (PS端)和基于Xilinx邏輯資源的可編程邏輯系統(tǒng) (PL端)。芯

4、片內(nèi)擁有豐富的資源，PS端的ARMCortex-A9處理器包含DDR控制器、SPI控制器、SMC控制器等多種控制器接口，同時提供SD/SDIO控制器、UART控制器等在內(nèi)的多種 IO 接口。PL端包含可配置邏輯塊、數(shù)字信號處理資源以及模數(shù)轉(zhuǎn)換器、HDMI接口、擴展接口等，同時芯片內(nèi)部借助 AxI4協(xié)議，數(shù)據(jù)帶寬高達 4.8GB/s，實現(xiàn)Ps與PL端的高速互聯(lián)，這些都為用ZYNQ 7000平臺實現(xiàn)嵌入式圖像傳輸系統(tǒng)提供有力的支撐。4）vdma IP核（video dma）Frame Buffers ：選擇vdma緩存幾幀圖像，這里默認是寫通道和讀通道都設(shè)置相同的緩存幀數(shù)，具體設(shè)置多少幀合適一般根

5、據(jù)應(yīng)用來定，比如讀寫帶寬相同，想用ddr作為一個乒乓buffer，那就可以設(shè)置成2幀，寫第一個地址，讀第二個地址，寫第二個地址，讀第一個地址。這里面設(shè)置幾幀，就要在vdma寄存器配置的時候設(shè)置幾個幀起始地址。Memory Map Data Width：代表數(shù)據(jù)到達AXI4總線上的位寬，比如這里設(shè)置成64，那就代表M_AXI_XX總線上的數(shù)據(jù)位寬是64bit，這時候如果stream上的數(shù)據(jù)是32bit，那vdma內(nèi)部會有一個帶寬轉(zhuǎn)換模塊，把數(shù)據(jù)拼成64bit。Burst Size ： AXI總線上突發(fā)傳輸?shù)拈L度，一般設(shè)置為16Stream Data Width：vdma與pl邏輯部分通過axis

6、tream協(xié)議交互數(shù)據(jù)，這里代表stream數(shù)據(jù)位寬Line Buffer Depth：vdma內(nèi)部會有一個行緩存fifo，stream數(shù)據(jù)會先寫入fifo，然后AXI總線邏輯會讀出到總線上，這個深度就代表fifo的深度。設(shè)置原則（個人理解）：如果AXI總線數(shù)據(jù)帶寬是stream總線數(shù)據(jù)帶寬的1.5倍以上，這個fifo深度可以設(shè)置的小一點，如果AXI總線帶寬小于1.5倍的stream總線帶寬，那fifo的深度至少要是圖像一個有效行的一半。Advanced ： 這里面只說一下Fsync Options，這個信號是什么意思呢，就是告訴vdma什么時候開始運行，一般s2mm通道選擇tuser，就是說在tuser 拉高的時候開始傳輸。mm2s通道，可以選擇none，也可以選擇 mm2s_fsync，這里介紹一下這兩個的區(qū)別。none ： 就是沒有同步信號，但這并不是說沒有開始信號，而是只要mm2s_stream通道tready拉高，就開始傳輸，相當(dāng)于free模式mm2s_fsync：當(dāng)這個信號發(fā)生一個下降沿的時候開始傳輸，如果沒有這個下降沿，即使mm2s_stream通道tready拉高也不會傳輸下面是接口介紹：M_AXI_XX ： axi4總線接口