數(shù)字頻率計(jì)報(bào)告(長(zhǎng)沙理工大學(xué)EDA課程設(shè)計(jì))

1、 城南學(xué)院 作者：lyc 數(shù)字頻率計(jì) 城南學(xué)院 作者：lyc 數(shù)字頻率計(jì)數(shù)字頻率計(jì) 摘要 數(shù)字頻率計(jì)是數(shù)字電路中的一個(gè)典型應(yīng)用,實(shí)際的硬件設(shè)計(jì)用到的器件較多,連線比較復(fù)雜,而且會(huì)產(chǎn)生比較大的延時(shí),造成測(cè)量誤差、可靠性差。隨著可編程專(zhuān)用集成電路（ASIC）的廣泛應(yīng)用,以EDA工具作為開(kāi)發(fā)手段,基于VHDL語(yǔ)言,將使整個(gè)系統(tǒng)大大簡(jiǎn)化,提高整體的性能和可靠性。本次EDA基礎(chǔ)課程設(shè)計(jì)的主要任務(wù)就是使用Altera公司的EP2C35系列的FPGA芯片，利用SOPC-NIOSII-EP2C35開(kāi)發(fā)板設(shè)計(jì)和仿真一個(gè)數(shù)字頻率計(jì)，實(shí)現(xiàn)對(duì)1Hz250KHz 的脈沖進(jìn)行頻率測(cè)量。本文主要介紹了FPGA基本結(jié)構(gòu)、開(kāi)發(fā)

2、環(huán)境及其在數(shù)字頻率計(jì)設(shè)計(jì)的應(yīng)用。關(guān)鍵詞：數(shù)字頻率計(jì)；ASIC；EDA；FPGA；VHDL目 錄TOC o 1-3 h u HYPERLINK l _Toc26760 1 緒論 頁(yè) 共 23 頁(yè) 1 緒論1.1 課程設(shè)計(jì)內(nèi)容及要求主要內(nèi)容：在本課程設(shè)計(jì)中使用Altera公司的EP2C35系列的FPGA芯片，利用SOPC-NIOSII-EP2C35開(kāi)發(fā)板設(shè)計(jì)和仿真一個(gè)數(shù)字頻率計(jì)，對(duì)1Hz250KHz 的脈沖進(jìn)行頻率測(cè)量，采用等精度測(cè)量，即在所測(cè)量的整個(gè)頻段內(nèi)部，均可實(shí)現(xiàn)相同精度的測(cè)量，即測(cè)量精度與頻率無(wú)關(guān)，測(cè)得結(jié)果在數(shù)碼管上顯示，并設(shè)計(jì)相應(yīng)的功能按鍵。擴(kuò)展內(nèi)容：1. 16*16點(diǎn)陣顯示當(dāng)前輸入數(shù)字

3、和自己姓名2、在液晶顯示屏上做出功能菜單1.2. 相關(guān)概念 1.2.1 DEA的概念EDA是Electronic Design Automation的縮寫(xiě)，即電子設(shè)計(jì)自動(dòng)化。在20世紀(jì)60年代中期從計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助制造（CAM）、計(jì)算機(jī)輔助測(cè)試（CAT）和計(jì)算機(jī)輔助工程（CAE）的概念發(fā)展而來(lái)的。在EDA技術(shù)出現(xiàn)之前，設(shè)計(jì)人員必須手工完成集成電路的設(shè)計(jì)、布線等工作。EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上，用硬件描述語(yǔ)言VHDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程

4、下載等工作。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。 1.2.2 FPGA的概念 FPGA是FieldProgrammable Gate Array的縮寫(xiě)，即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專(zhuān)用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。 1.2.3 VHDL的概念VHDL是Very-High-Speed Integrated Circuit Hardware Description Language的縮寫(xiě)，VHDL是一

5、種硬件描述語(yǔ)言（Hardware Description Language，簡(jiǎn)稱(chēng)HDL），一種用于電路設(shè)計(jì)的高級(jí)語(yǔ)言，是電子系統(tǒng)硬件行為描述、結(jié)構(gòu)描述、數(shù)據(jù)流描述的語(yǔ)言。利用這種語(yǔ)言，數(shù)字電路系統(tǒng)的設(shè)計(jì)可以從頂層到底層（從抽象到具體）逐層描述自己的設(shè)計(jì)思想，用一系列分層次的模塊來(lái)表示極其復(fù)雜的數(shù)字系統(tǒng)。然后，利用EDA工具，逐層進(jìn)行仿真驗(yàn)證，再把其中需要變?yōu)閷?shí)際電路的模塊組合，經(jīng)過(guò)自動(dòng)綜合工具轉(zhuǎn)換到門(mén)級(jí)電路網(wǎng)表。接下去，再用專(zhuān)用集成電路 ASIC 或現(xiàn)場(chǎng)可編程門(mén)陣列 FPGA 自動(dòng)布局布線工具，把網(wǎng)表轉(zhuǎn)換為要實(shí)現(xiàn)的具體電路布線結(jié)構(gòu)。2 開(kāi)發(fā)環(huán)境2.1 SOPC-NIOSII-EP2C35開(kāi)發(fā)板

6、SOPC-NIOSII-EP2C35開(kāi)發(fā)板是根據(jù)現(xiàn)代電子發(fā)展的方向，集EDA和SOPC系統(tǒng)開(kāi)發(fā)為一體的綜合性實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)，除了滿(mǎn)足高校專(zhuān)、本科生和研究生的SOPC教學(xué)實(shí)驗(yàn)開(kāi)發(fā)之外，也是電子設(shè)計(jì)和電子項(xiàng)目開(kāi)發(fā)的理想工具。整個(gè)開(kāi)發(fā)系統(tǒng)由NIOSII-EP2C35核心板板、EDA/SOPC系統(tǒng)板和擴(kuò)展子板構(gòu)成，根據(jù)用戶(hù)不同的需求配置成不同的開(kāi)發(fā)系統(tǒng)。NIOSIIEP2C35核心板是基于Altera CycloneII器件而開(kāi)發(fā)的一款嵌入式系統(tǒng)開(kāi)發(fā)平臺(tái)，它可以為開(kāi)發(fā)人員提供以下資源，如表1所示。表1 NIOSIIEP2C35核心板資源Altera CycloneII EP2C35F484C8 FPGA

7、4 Mbits的EPCS4配置芯片1 Mbytes SRAM （256K32bit）8 Mbytes NOR Flash ROM32Mbytes SDRAM64M bytes NAND Flash4個(gè)用戶(hù)自定義按鍵輸入4個(gè)用戶(hù)自定義LED顯示1個(gè)七段碼LED數(shù)碼管顯示50MHz高精度時(shí)鐘源三個(gè)間距2.54mm標(biāo)準(zhǔn)擴(kuò)展接口供用戶(hù)自由擴(kuò)展系統(tǒng)上電復(fù)位電路電源管理模塊，輸出功率、電壓穩(wěn)定的電源支持+5V直接輸入2.2 Quartus IIAltera Quartus II 作為一種 HYPERLINK /view/10018762.htm t /_blank 可編程邏輯的設(shè)計(jì)環(huán)境, 具有強(qiáng)大的設(shè)計(jì)能

8、力和直觀易用的接口，Altera Quartus II 、設(shè)計(jì)軟件是業(yè)界唯一提供FPGA和固定功能 HYPERLINK /subview/804529/804529.htm t /_blank HardCopy器件統(tǒng)一設(shè)計(jì)流程的設(shè)計(jì)工具。工程師使用同樣的低價(jià)位工具對(duì) Stratix FPGA進(jìn)行功能驗(yàn)證和 HYPERLINK /view/3421139.htm t /_blank 原型設(shè)計(jì)，又可以設(shè)計(jì)HardCopy Stratix器件用于批量成品。系統(tǒng)設(shè)計(jì)者現(xiàn)在能夠用Quartus II軟件評(píng)估HardCopy Stratix器件的性能和功耗，相應(yīng)地進(jìn)行最大吞吐量設(shè)計(jì)。 HYPERLINK

9、/subview/392358/392358.htm t /_blank Altera的Quartus II可編程邏輯軟件屬于第四代PLD開(kāi)發(fā)平臺(tái)。該平臺(tái)支持一個(gè) HYPERLINK /view/281640.htm t /_blank 工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于Internet的協(xié)作設(shè)計(jì)。Quartus平臺(tái)與 HYPERLINK /subview/193517/193517.htm t /_blank Cadence、ExemplarLogic、 MentorGraphics、 HYPERLINK /subview/392403/392403.htm t /_blank Syn

10、opsys和Synplicity等EDA供應(yīng)商的開(kāi)發(fā)工具相兼容。改進(jìn)了軟件的LogicLock HYPERLINK /view/2414000.htm t /_blank 模塊設(shè)計(jì)功能，增添 了FastFit編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。Quartus II軟件界面如圖1所示。圖1 Quartus II軟件界面3 數(shù)字頻率計(jì)的工作原理所謂頻率就是周期性信號(hào)在單位時(shí)間（1s）內(nèi)變化的次數(shù)。若在一定時(shí)間間隔T（也稱(chēng)閘門(mén)時(shí)間）內(nèi)測(cè)得這個(gè)周期性信號(hào)的重復(fù)變化次數(shù)為N，則其頻率可表示為fN/T。若時(shí)間間隔T取1s，則fN。實(shí)現(xiàn)頻率測(cè)量有兩中方法，分別是直接測(cè)量法和等精度測(cè)量法，下面將

11、分別介紹。3.1 直接測(cè)量法由于閘門(mén)的起始和結(jié)束的時(shí)刻對(duì)于信號(hào)來(lái)說(shuō)是隨機(jī)的，將會(huì)有一個(gè)脈沖周期的量化誤差。進(jìn)一步分析測(cè)量準(zhǔn)確度：設(shè)待測(cè)信號(hào)脈沖周期為T(mén)x，頻率為Fx，當(dāng)測(cè)量時(shí)間為T(mén)=1s時(shí)，測(cè)量準(zhǔn)確度為=Tx/T=1/Fx。由此可知這種直接測(cè)頻法的測(cè)量準(zhǔn)確度與被測(cè)信號(hào)的頻率有關(guān)，當(dāng)待測(cè)信號(hào)頻率較高時(shí)，測(cè)量準(zhǔn)確度也較高，反之測(cè)量準(zhǔn)確度較低。因此，這種直接測(cè)頻法只適合測(cè)量頻率較高的信號(hào)，不能滿(mǎn)足在整個(gè)測(cè)量頻段內(nèi)的測(cè)量精度保持不變的要求。若要得到在整個(gè)測(cè)量頻段內(nèi)的測(cè)量精度保持不變的要求，應(yīng)該考慮待精度頻率測(cè)量等其它方法。 3.2 等精度測(cè)量法等精度是指該頻率計(jì)在所測(cè)量的整個(gè)頻段內(nèi)部，均可實(shí)現(xiàn)相同精度

12、的測(cè)量，即測(cè)量精度與頻率無(wú)關(guān)。等精度測(cè)頻實(shí)現(xiàn)框圖如圖2所示。圖2 等精度測(cè)頻實(shí)現(xiàn)框圖圖中預(yù)置門(mén)信號(hào)通常為1s。其內(nèi)部包括一個(gè)同步門(mén)電路，用來(lái)實(shí)現(xiàn)被測(cè)頻標(biāo)與被測(cè)頻率的同步，提高測(cè)量精度，減少基本誤差。該部分與清零脈沖協(xié)調(diào)工作用來(lái)控制兩個(gè)計(jì)數(shù)器的啟動(dòng)脈沖。計(jì)數(shù)器1和計(jì)數(shù)器2分別用來(lái)給頻標(biāo)和被測(cè)數(shù)字脈沖計(jì)數(shù)，設(shè)在同步門(mén)控制結(jié)束時(shí)計(jì)數(shù)器1計(jì)數(shù)N1，計(jì)數(shù)器2計(jì)數(shù)N2，假設(shè)頻標(biāo)頻率為F1，被測(cè)頻率位Fx，則可寫(xiě)出公式： Fx/N2=F1/N1； （1） Fx（F1/N1）* N2 （2）由公式可以看出，測(cè)量精度與預(yù)置門(mén)時(shí)間無(wú)關(guān)，主要由F1的頻率穩(wěn)定度來(lái)確定，所以為了提高測(cè)量精度，主要是提高頻標(biāo)的頻率穩(wěn)定度

13、，換句話說(shuō)，測(cè)量精度基本上近似于頻標(biāo)的穩(wěn)定度，若頻標(biāo)的穩(wěn)定度位106，則測(cè)量誤差邊可達(dá)到106。在該電路中，為了確保頻標(biāo)計(jì)數(shù)與被測(cè)頻率完全同步（即被測(cè)頻率的上升沿開(kāi)始計(jì)數(shù)，1s以后，被測(cè)頻率的下跳沿停止計(jì)數(shù)），同步門(mén)必須由被測(cè)信號(hào)來(lái)控制，設(shè)計(jì)方法多種多樣。3.3 數(shù)字頻率計(jì)原理閘門(mén)時(shí)間固定為1s，閘門(mén)信號(hào)是一個(gè)0.5Hz的方波，在閘門(mén)有效（高電平）期間，對(duì)輸入的脈沖進(jìn)行計(jì)數(shù)，在閘門(mén)信號(hào)的下降沿時(shí)刻，所存當(dāng)前的計(jì)數(shù)值，并且清零所有的頻率計(jì)數(shù)器。由于閘門(mén)時(shí)間是1s（0.5Hz方波），所以顯示的頻率是1s鐘更新一次，且顯示的內(nèi)容是閘門(mén)下降沿時(shí)鎖存的值。因?yàn)殚l門(mén)時(shí)間我們?cè)O(shè)定為1s，所以這種頻率計(jì)僅能測(cè)

14、出頻率大于或者等于1Hz的情況，且頻率越高，精度也越高。實(shí)際應(yīng)用中，頻率計(jì)的閘門(mén)時(shí)間是個(gè)可變量，當(dāng)頻率小于1Hz是，閘門(mén)時(shí)間就要適當(dāng)放大。采用一個(gè)標(biāo)準(zhǔn)的時(shí)鐘，在單位時(shí)間內(nèi)如：0.1秒對(duì)被測(cè)信號(hào)的脈沖進(jìn)行計(jì)數(shù)，即為信號(hào)的頻率。在設(shè)計(jì)頻率計(jì)的時(shí)候，八個(gè)七段碼管最多可以顯示99,999,999Hz，因此在設(shè)計(jì)時(shí)候用八個(gè)4位二進(jìn)制碼（BCD碼）來(lái)表示，另外還必須有同樣的八個(gè)4位二進(jìn)制碼來(lái)對(duì)輸入的頻率進(jìn)行計(jì)數(shù)，在閘門(mén)下降沿的時(shí)候，將后者的值鎖存到寄存器中。其信號(hào)的時(shí)序關(guān)系如圖3所示。圖3 控制信號(hào)時(shí)序關(guān)系系統(tǒng)時(shí)鐘選擇核心板上的50M的時(shí)鐘，閘門(mén)時(shí)間為1s（通過(guò)對(duì)系統(tǒng)時(shí)鐘進(jìn)行分頻得到），在閘門(mén)為高電平期間

15、，對(duì)輸入的頻率進(jìn)行計(jì)數(shù)，當(dāng)閘門(mén)變低的時(shí)候，記錄當(dāng)前的頻率值，并將頻率計(jì)數(shù)器清零，頻率的顯示每過(guò)2秒刷新一次。被測(cè)頻率通過(guò)一個(gè)撥動(dòng)開(kāi)關(guān)來(lái)選擇是使用系統(tǒng)中的數(shù)字時(shí)鐘源模塊的時(shí)鐘信號(hào)還是從外部通過(guò)系統(tǒng)的輸入輸出模塊的輸入端輸入一個(gè)數(shù)字信號(hào)進(jìn)行頻率測(cè)量。當(dāng)撥動(dòng)開(kāi)關(guān)為高電平時(shí)，測(cè)量從外部輸入的數(shù)字信號(hào)，否則測(cè)量系統(tǒng)數(shù)字時(shí)鐘信號(hào)模塊的數(shù)字信號(hào)。其實(shí)現(xiàn)框圖如下圖4所示.圖4 測(cè)頻實(shí)現(xiàn)框圖在本設(shè)計(jì)中，用到的模塊有數(shù)字信號(hào)源模塊、撥動(dòng)開(kāi)關(guān)模塊、50M系統(tǒng)時(shí)鐘源模塊、數(shù)碼管顯示模塊等。其中數(shù)碼管、數(shù)字信號(hào)源、撥動(dòng)開(kāi)關(guān)與FPGA的連接電路和管腳連接在以前的實(shí)驗(yàn)中都做了詳細(xì)說(shuō)明，這里不在贅述。50M系統(tǒng)時(shí)鐘源的模塊位

16、于EP2C35核心板的中上方通過(guò)一個(gè)貼片的50M有源晶體來(lái)產(chǎn)生50MHZ的時(shí)鐘信號(hào)，詳細(xì)說(shuō)明請(qǐng)參閱用戶(hù)使用手冊(cè)。其與FPGA的管腳連接如表2所示。表2 50M系統(tǒng)時(shí)鐘與FPGA的管腳連接表信號(hào)名稱(chēng)對(duì)應(yīng)FPGA管腳名說(shuō)明系統(tǒng)時(shí)鐘源L150MHZ系統(tǒng)時(shí)鐘4 數(shù)字頻率計(jì)的設(shè)計(jì)4.1 設(shè)計(jì)步驟1、打開(kāi)QUARTUSII軟件，新建一個(gè)工程。2、建完工程之后，再新建一個(gè)VHDL File，打開(kāi)VHDL編輯器對(duì)話框。3、按照實(shí)驗(yàn)原理，在VHDL編輯窗口編寫(xiě)VHDL程序，共提供6個(gè)VHDL源程序。每一個(gè)源程序完成一定的功能。其具體的功能如下表3。表3 程序功能表文件名稱(chēng)完成功能CLKOUT.VHD產(chǎn)生1HZ的

17、閘門(mén)信號(hào)和1KHZ的顯示掃描信號(hào)MUX.VHD被測(cè)信號(hào)源選擇模塊TELTCL.VHD在時(shí)鐘的作用下生成測(cè)頻的控制信號(hào)。CNT10.VHD十進(jìn)制計(jì)數(shù)器。在實(shí)驗(yàn)中使用8個(gè)來(lái)進(jìn)行計(jì)數(shù)SEG32B.VHD32位的鎖存器，在鎖存控制信號(hào)的作用下，將計(jì)數(shù)的值鎖存DISPLAY.VHDL顯示譯碼，將鎖存的數(shù)據(jù)顯示出來(lái)。4、編寫(xiě)完VHDL程序后，保存起來(lái)。5、將自己編寫(xiě)的VHDL程序進(jìn)行編譯并生成模塊符號(hào)文件，并對(duì)程序的錯(cuò)誤進(jìn)行修改，最終所有程序通過(guò)編譯并生成模塊符號(hào)文件。6、新建一個(gè)圖形編輯文件，將已生成的模塊符號(hào)文件放入其中，并根據(jù)要求邊接起來(lái)。如圖5。圖5 圖形編輯文件7、將自己編輯好的的程序進(jìn)行編譯仿

18、真，并對(duì)程序的錯(cuò)誤進(jìn)行修改，最終通過(guò)編譯。8、編譯仿真無(wú)誤后，進(jìn)行管腳分配。表4是示例程序的管腳分配表。分配完成后，再進(jìn)行全編譯一次，以使管腳分配生效。表4 管腳分配表端口名使用模塊信號(hào)對(duì)應(yīng)FPGA管腳說(shuō) 明CLK50M50M系統(tǒng)時(shí)鐘L1EP1C12系統(tǒng)板時(shí)鐘CLKIN1輸入輸出觀測(cè)模塊Y17外部被測(cè)時(shí)鐘輸入CLKIN2數(shù)字信號(hào)源模塊L2內(nèi)部被測(cè)時(shí)鐘輸入KEY撥動(dòng)開(kāi)關(guān)K1E15外部/內(nèi)部被測(cè)時(shí)鐘選擇LEDAG0數(shù)碼管A段G6被測(cè)信號(hào)頻率顯示 續(xù)表4端口名使用模塊信號(hào)對(duì)應(yīng)FPGA管腳說(shuō) 明LEDAG1數(shù)碼管B段G7LEDAG2數(shù)碼管C段H3LEDAG3數(shù)碼管D段H4LEDAG4數(shù)碼管E段H5LE

19、DAG5數(shù)碼管F段H6LEDAG6數(shù)碼管G段J4SEL0位選DEL0G5SEL1位選DEL1G3SEL2位選DEL2F49、用下載電纜通過(guò)JTAG口將對(duì)應(yīng)的sof文件加載到FPGA中。觀察設(shè)計(jì)結(jié)果是否與自己的編程思想一致。4.2 設(shè)計(jì)運(yùn)行結(jié)果當(dāng)設(shè)計(jì)文件加載到目標(biāo)器件后。撥動(dòng)撥動(dòng)開(kāi)關(guān)的K1，使其置為低電平，數(shù)碼管上顯示的值為系統(tǒng)上的數(shù)字信號(hào)源的時(shí)鐘的頻率值24MHz。改變數(shù)字信號(hào)源的時(shí)鐘，顯示的值是否與標(biāo)值一致。數(shù)字信號(hào)源如圖6所示，數(shù)碼管顯示如圖7所示。如果使撥動(dòng)開(kāi)關(guān)置為高電平，從輸入輸出觀測(cè)模塊的輸入端輸入一個(gè)1000HZ的時(shí)鐘信號(hào)，這時(shí)在數(shù)碼管上顯示這個(gè)時(shí)鐘信號(hào)的頻率值。其他頻率的時(shí)鐘信號(hào)

20、也會(huì)有相應(yīng)的頻率顯示。輸入時(shí)鐘信號(hào)波形如圖8所示，數(shù)碼管顯示如圖9所示。 圖6 數(shù)字信號(hào)源 圖7 數(shù)碼管顯示 圖8 輸入時(shí)鐘信號(hào)波形 圖9 數(shù)碼管顯示5 心得體會(huì) 經(jīng)過(guò)兩個(gè)星期的EDA基礎(chǔ)課程設(shè)計(jì)，使我在課堂上學(xué)習(xí)的EDA理論知識(shí)運(yùn)用在了實(shí)踐當(dāng)中。在EDA基礎(chǔ)課程設(shè)計(jì)期間，我系統(tǒng)地了解了EDA的概念，什么是FPGA，怎樣運(yùn)用硬件描述語(yǔ)言VHDL進(jìn)行FPGA編程。學(xué)習(xí)了Altera公司的EP2C35系列的FPGA芯片，了解了此芯片的基本結(jié)構(gòu)和性能。從建立工程到程序的下載，學(xué)習(xí)了FPGA的開(kāi)發(fā)環(huán)境Quartus II軟件的使用。在EDA基礎(chǔ)課程設(shè)計(jì)的過(guò)程中也遇到了很多困難，剛開(kāi)始就連建立工程都有問(wèn)

21、題，更不用說(shuō)復(fù)雜的數(shù)字頻率計(jì)的設(shè)計(jì)了，自己甚至有些急躁，但困難總要克服，經(jīng)過(guò)查閱資料和同學(xué)之間的討論，問(wèn)題得到了一一解決。同時(shí)在設(shè)計(jì)的過(guò)程中我發(fā)現(xiàn)了自己的不足之處，就是對(duì)之前所學(xué)過(guò)的知識(shí)理解得不夠深刻，掌握得不夠牢固，學(xué)習(xí)太膚淺。通過(guò)這次課程設(shè)計(jì)之后，得以把以前所學(xué)過(guò)的知識(shí)重新溫故，懂得了做實(shí)踐要踏踏實(shí)實(shí)，不能急于求成。這次課程設(shè)計(jì)最終得以順利完成，最后對(duì)老師的辛勤指導(dǎo)和同學(xué)的熱心幫表示衷心感謝！ 6 參考文獻(xiàn)1 SOPCIIEDA實(shí)驗(yàn)指導(dǎo)書(shū)（第二版）.2 SOPCII使用手冊(cè)（第二版）.3 /elec/eda/edanew_m/4 EDA技術(shù)基礎(chǔ). 譚會(huì)生編著. 湖南大學(xué)出版社，2004.5

22、 EDA技術(shù)實(shí)用教程（第三版），潘松、黃繼業(yè)編著 ，科學(xué)出版社 ,2010.附錄一 CLKOUT的VHDL程序 -產(chǎn)生1HZ的閘門(mén)信號(hào)和1KHZ的顯示掃描信號(hào)- LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY clkout IS PORT ( clk50m : IN STD_LOGIC; -50M系統(tǒng)時(shí)鐘輸入 clk1kHZ : OUT STD_LOGIC; -1KHZ顯示掃描時(shí)鐘輸出 clk1HZ : OUT STD_LOGIC);-1HZ閘門(mén)信號(hào)產(chǎn)生 END clkout;

23、ARCHITECTURE A OF clkout IS BEGIN PROCESS(clk50m) -產(chǎn)生顯示掃描時(shí)鐘1KHZ variable cnttemp : INTEGER RANGE 0 TO 99999; BEGIN IF clk50m=1 AND clk50mevent THEN IF cnttemp=99999 THEN cnttemp:=0; ELSE IF cnttemp50000 THEN clk1khz=1; ELSE clk1khz=0; END IF; cnttemp:=cnttemp+1; END IF; END IF; END PROCESS; PROCESS(

24、clk50m) -產(chǎn)生顯示掃描時(shí)鐘1KHZ variable cnt : INTEGER RANGE 0 TO 49999999; BEGIN IF clk50m=1 AND clk50mevent THEN IF cnt=49999999 THEN cnt:=0; ELSE IF cnt25000000 THEN clk1hz=1; ELSE clk1hz=0; END IF; cnt:=cnt+1; END IF; END IF; END PROCESS; END A; 附錄二 MUX的VHDL程序 -被測(cè)信號(hào)選擇模塊-library ieee;use ieee.std_logic_116

25、4.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity mux is port( clkin1 : in std_logic; -設(shè)定為外部時(shí)鐘輸入 clkin2 : in std_logic; -設(shè)定為數(shù)字信號(hào)源輸入 key : in std_logic; -撥動(dòng)開(kāi)關(guān)控制 fin : out std_logic -被測(cè)頻率輸出 ); end mux;architecture behave of mux is begin process(key) begin if key=1 then fin=clki

26、n1; else fin=clkin2; end if; end process; end behave;附錄三 TELTCL的VHDL程序 -在時(shí)鐘的作用下生成測(cè)頻的控制信號(hào)- LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY TElTCL IS PORT ( CLK: IN STD_LOGIC; -1 Hz測(cè)頻控制時(shí)鐘 TSTEN: OUT STD_LOGIC; -計(jì)數(shù)器時(shí)鐘使能 CLR_CNT: OUT STD_LOGIC; -計(jì)數(shù)器清零 LOAD: OUT STD_LOGIC

27、); -輸出鎖存信號(hào)END TElTCL;ARCHITECTURE ART OF TElTCL IS SIGNAL DIV2CLK :STD_LOGIC;SIGNAL CLR :STD_LOGIC;SIGNAL loadcnt :STD_LOGIC;BEGIN PROCESS ( CLK ) IS BEGIN IF CLKEVENT AND CLK= 1 -1 HZ時(shí)鐘二分頻 THEN DIV2CLK=NOT DIV2CLK; END IF ; END PROCESS; PROCESS ( CLK,DIV2CLK ) BEGIN IF CLK= 0 AND DIV2CLK = 0 THEN -

28、產(chǎn)生計(jì)數(shù)器清零信號(hào) CLR= 1; ELSE CLR= 0 ; END IF; END PROCESS; LOAD=not div2clk; TSTEN=DIV2CLK;CLR_CNT=CLR;END ARCHITECTURE ART;附錄四 CNT10的VHDL程序 -十進(jìn)制計(jì)數(shù)器。在設(shè)計(jì)中使用8個(gè)來(lái)進(jìn)行計(jì)數(shù) -LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY CNT10 IS PORT (CLK:IN STD_LOGIC; -計(jì)數(shù)時(shí)鐘信號(hào) CLR:IN STD_LOGIC; -清零信號(hào) ENA:IN STD_LOGIC; -計(jì)數(shù)使能信號(hào) CQ

29、 :OUT INTEGER RANGE 0 TO 15;-4位計(jì)數(shù)結(jié)果輸出 CARRY_OUT:OUT STD_LOGIC); -計(jì)數(shù)進(jìn)位END CNT10;ARCHITECTURE ART OF CNT10 IS SIGNAL CQI :INTEGER RANGE 0 TO 15;BEGINPROCESS(CLK,ENA) ISBEGIN IF CLR= 1 THEN CQI= 0; 計(jì)數(shù)器異步清零 elsIF CLKEVENT AND CLK= 1 THEN IF ENA= 1 THEN iF CQI=10 THEN cqi=1; ELSE CQI=cqi+1; END IF; 等于9，則

30、計(jì)數(shù)器清零 END IF; END IF;END PROCESS;PROCESS (CQI) IS BEGIN IF CQI=10 THEN CARRY_OUT= 1; 進(jìn)位輸出 ELSE CARRY_OUT= 0; END IF;END PROCESS; CQ=CQI;END ART;附錄五 SEG32B的VHDL程序-32位的鎖存器，在鎖存控制信號(hào)的作用下，將計(jì)數(shù)的值鎖存-LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG32B IS PORT(LOAD: IN STD_LOGIC; DIN: IN STD_LOGIC_VECTOR(31 DOWNTO 0); DOUT: OUT STD_LOGIC_VECTOR(31 DOWNTO 0);END ENTITY REG32B;ARCHITECTURE ART OF REG32B IS BEGINPROCESS ( LOAD, DIN