CMOS靜態(tài)門電路功耗(半導體集成電路共14章)講解課件

1、半導體集成電路學校：西安理工大學院系：自動化學院電子工程系專業(yè)：電子、微電 時間：秋季學期7/29/2022第1頁，共22頁。CMOS靜態(tài)門電路的功耗7/29/2022第2頁，共22頁。內(nèi)容提要功耗的組成靜態(tài)功耗及減小措施舉例動態(tài)功耗及減小措施舉例CMOS靜態(tài)門電路的小結(jié)7/29/2022第3頁，共22頁。CLVddVDD0tV1.當輸入信號為0時：輸出保持1不變，沒有電荷轉(zhuǎn)移3.當輸入信號從01(發(fā)生跳變)時：輸出從“1”轉(zhuǎn)變?yōu)椤?”, 有電荷轉(zhuǎn)移012.當輸入信號為VDD時：輸出保持0不變，沒有電荷轉(zhuǎn)移CMOS反相器的功耗動態(tài)功耗靜態(tài)功耗7/29/2022第4頁，共22頁。CMOS反相器的

2、功耗功耗組成： 1. 靜態(tài)功耗 2. 動態(tài)功耗1.靜態(tài)功耗PS輸入輸出輸出在輸入為0或1（VDD)時，兩個MOS管中總是一個截止一個導通，因此沒有從VDD到VSS的直流通路，也沒有電流流入柵極，因此其靜態(tài)電流和功耗幾乎為0。VinVout常規(guī)7/29/2022第5頁，共22頁。對于深亞微米器件，存在泄漏電流IleakageVDD IleakageVout漏極擴散結(jié)漏電流亞閾值漏電流柵極漏電流隨著特征尺寸的減小，泄漏電流功耗變得不可忽視，減小泄漏電流功耗是目前的研究熱點之一。Ipn=AJS 由越過溝道區(qū)的少數(shù)載流子擴散電流引起的 7/29/2022第6頁，共22頁。反向偏置二極管漏電流7/29/

3、2022第7頁，共22頁。亞閾值漏電流源極(S)漏極(D)柵極(G)VGVDID由少數(shù)載流子的擴散引起，類似橫向晶體管0.10.1之間亞閾值振幅系數(shù)VT降低，Isub增大但VT增加，速度減慢存在速度和功耗的折中考慮7/29/2022第8頁，共22頁。降低待機功耗的方法舉例：MTCMOS(Multi-Threshold-Voltage CMOS)技術(shù) 正常工作時采用低閾值電壓，以減少CMOS電路的延遲時間 待機時采用高閾值電壓，以減少CMOS電路的泄漏電流保持速度性能的基礎(chǔ)上，大幅度降低功耗7/29/2022第9頁，共22頁。高Vt低VtVDDVSSSL低閾值邏輯電路電路工作時導通，待機時截止7

4、/29/2022第10頁，共22頁。2.動態(tài)功耗PDVILVIHVinVout0VDDVDD(1)(2)(3)(4)(5)N截止P非飽和N飽和P非飽和N非飽和P飽和N非飽和P截止 1. 短路電流功耗：在輸入從0到1或者從1到0瞬變過程中，NMOS管和PMOS管都處于導通狀態(tài)，此時存在一個窄的從VDD到VSS的電流脈沖，由此引起的功耗叫短路電流功耗。 CLVdd通常（開關(guān)頻率較低時）為動態(tài)功耗的主要組成部分2. 瞬態(tài)功耗：在電路開關(guān)動作時，對輸出端負載電容進行放電引起的功耗。7/29/2022第11頁，共22頁。短路電流功耗VinVoutCLVddVoutiCtp7/29/2022第12頁，共2

5、2頁。瞬態(tài)功耗VinVoutCLVddE=CLVDD2Pdyn=E*f=CLVDD2f 為減小功耗需要減小CL ,VDD 和f 動態(tài)（翻轉(zhuǎn)）的能量和功耗：與驅(qū)動器件的電阻無關(guān)每次翻轉(zhuǎn)消耗的能量E反相器的平均轉(zhuǎn)換頻率7/29/2022第13頁，共22頁。電路中通常用時鐘頻率fclkPdyn=CLVDD2fclk開關(guān)活動因子clkout=25%7/29/2022第14頁，共22頁。降低動態(tài)功耗的基本原則 降低電源電壓 降低開關(guān)活動性 減少實際電容盡量降低電路門數(shù)7/29/2022第15頁，共22頁。雙電源LSI設(shè)計技術(shù)F/FF/FF/FF/FF/FF/FF/FF/FF/FF/FFF_AFF_B對于

6、非關(guān)鍵路徑采用低電源電壓降低電源電壓舉例7/29/2022第16頁，共22頁。小振幅數(shù)據(jù)通路技術(shù) 數(shù)據(jù)通路信號的振幅減低 在數(shù)據(jù)表現(xiàn)形式上下功夫，減少信號的遷移幾率 在不變更系統(tǒng)結(jié)構(gòu)的基礎(chǔ)上，采用專用數(shù)據(jù)通路(LVDS)， 以減少電路規(guī)模低電壓差分信號降低電源電壓舉例7/29/2022第17頁，共22頁。減少毛刺和競爭冒險降低開關(guān)活動性舉例設(shè)計時，使各支路的延時盡可能平衡7/29/2022第18頁，共22頁。7/29/2022第19頁，共22頁。CMOS靜態(tài)邏輯門的小結(jié) MOS反相器的靜態(tài)特性 邏輯門的輸入輸出電平 邏輯門的噪聲容限 邏輯門的邏輯閾值 MOS反相器的動態(tài)特性 邏輯門的開關(guān)特性 邏輯門的功耗7/29/2022第20頁，共22頁。CMOS靜態(tài)邏輯門的小結(jié) 復合CMOS邏輯門的構(gòu)成P網(wǎng)N網(wǎng) NMOS、PMOS互補：（并聯(lián)=串聯(lián)）NMOS 輸出為“0”PMOS 輸出為“1” 生成電路為負邏輯： 組成AND