第三章邏輯門

1、第三章 邏輯門教學(xué)基本要求：1、了解半導(dǎo)體器件的開(kāi)關(guān)特性。2、熟練掌握基本邏輯門（與、或、與非、或非、異或門）、三態(tài)門、OD門（OC門）和傳輸門的邏輯功能及其應(yīng)用。3、學(xué)會(huì)門電路邏輯功能分析方法。4、掌握邏輯門的主要參數(shù)及在應(yīng)用中的接口問(wèn)題。(2) 加上足夠高的+VIH，且VT, D-S間形成N型導(dǎo)電溝道，MOS 管導(dǎo)通， RON106，相當(dāng)于開(kāi)關(guān)斷開(kāi)2. P溝道增強(qiáng)型MOS管的開(kāi)關(guān)狀態(tài)(1) VIH=VDD時(shí)， VGS=0，S-D間不導(dǎo)通，MOS管截止(2) VIL=0時(shí)，VGS=VDD，且VDD|VT|，S-D間形成P型導(dǎo)電溝道，MOS管導(dǎo)通 S-D之間也構(gòu)成一個(gè)受G控制的開(kāi)關(guān)注意：開(kāi)啟電

2、壓為負(fù)值3. N溝道耗盡型和P溝道耗盡型耗盡型MOS管在VGS=0時(shí)就已經(jīng)有導(dǎo)電溝道存在夾斷電壓Vp：N溝道為負(fù)值、P溝道為正值。3.2 CMOS門電路3.2.1 CMOS反相器和傳輸門1. CMOS反相器 (1) 電路結(jié)構(gòu)(2) 開(kāi)關(guān)等效電路 設(shè)定：VDD=+5V，VIH=5V，VIL=0V，且VDD|VTN|+|VTP| 當(dāng)VIH=VDD時(shí)，T2的VGS=0，T2截止；T1的VGS=VDD，T1導(dǎo)通；故VOL=0 。當(dāng)VIL=0時(shí)，T1的VGS=0，T1截止；T2的VGS= -VDD，T2導(dǎo)通；故VOH=VDD 。 無(wú)論輸入是高電平還是低電平，T1和T2當(dāng)中總有一個(gè)處于導(dǎo)通狀態(tài)而另一個(gè)處于

3、截止?fàn)顟B(tài)，因此稱這種電路結(jié)構(gòu)叫互補(bǔ)電路結(jié)構(gòu)。(3) 電壓、電流傳輸特性注：為了降低反相器的功率損耗，應(yīng)避免輸入信號(hào)長(zhǎng)時(shí)間停留在高、低電平之間。 開(kāi)關(guān)狀態(tài)由加在P和N的控制信號(hào)決定；P與N是一對(duì)互補(bǔ)信號(hào) 當(dāng)P=0V，N=VDD時(shí)，兩個(gè)MOS管均導(dǎo)通，A-B接通。 當(dāng)P=VDD，N=0V時(shí)，兩個(gè)MOS管均截止，A-B斷開(kāi)。2. CMOS傳輸門也叫雙向開(kāi)關(guān)工作時(shí)，要求輸入信號(hào)在0VDD之間變化3.2.2 CMOS與非門、或非門和異或門1. 與非門Y = (AB)2. 或非門Y = (A+B)3. 異或門Y = AB=AB+AB4. 異或非門Y =AB+AB5. 與門、或門和同相緩沖器 由反相器、傳輸

4、門、與非門、或非門可以組成其他邏輯功能的門電路和更復(fù)雜的邏輯電路。 同相緩沖器不執(zhí)行任何邏輯運(yùn)算，用于集成電路芯片內(nèi)部電路與引出端之間的隔離。6. 輸入、輸出端有反相器的或非門和與非門 為了使不同邏輯功能器件的所有輸入端和輸出端具有統(tǒng)一的輸入特性和輸出特性，通常在集成電路芯片的每個(gè)輸入和輸出端內(nèi)部都接有標(biāo)準(zhǔn)參數(shù)的反相器。3.2.3 三態(tài)輸出和漏極開(kāi)路輸出的CMOS門電路1. 三態(tài)輸出的門電路邏輯符號(hào)：“三態(tài)”：指輸出為高電平、低電平和高阻態(tài)?；パa(bǔ)電路結(jié)構(gòu)的CMOS門電路是禁止輸出端直接相連的。低電平有效的三態(tài)非門控制端也叫使能端邏輯符號(hào)名 稱輸出表達(dá)式常用三態(tài)門的圖形符號(hào)和輸出邏輯表達(dá)式Y(jié) =

5、高阻 （EN=0 時(shí)）A （EN=1 時(shí)）Y =A （EN= 0 時(shí)）高阻 （EN= 1 時(shí)）Y =高阻 （EN= 0 時(shí)）AB （EN=1 時(shí)）Y =高阻 （EN= 1 時(shí)）AB （EN=0 時(shí)）三態(tài)非門（1 控制有效）1ENENAY1ENENAY&ENENAYB&ENENAYB三態(tài)非門（0 控制有效）三態(tài)與非門（1 控制有效）三態(tài)與非門（0 控制有效）三態(tài)門電路的應(yīng)用（1）、用三態(tài)門接成總線結(jié)構(gòu)強(qiáng)調(diào)：1、任何時(shí)刻只有一個(gè)三態(tài)門處于工作狀態(tài)，其余三態(tài)門處于高阻狀態(tài)。 按一定順序?qū)⑿盘?hào)分時(shí)送到總線上傳輸。2、從高阻態(tài)到高（低）電平輸出的轉(zhuǎn)換時(shí)間略大于從高（低）電平輸出轉(zhuǎn)換到高阻態(tài)的時(shí)間。（2）

6、、用三態(tài)門實(shí)現(xiàn)數(shù)據(jù)雙向傳輸三態(tài)門電路的應(yīng)用EN=0G1高阻、G2工作數(shù)據(jù)從總線經(jīng)G2傳輸EN=1G2高阻、G1工作數(shù)據(jù)經(jīng)G1傳輸?shù)娇偩€2. 漏極開(kāi)路輸出的門電路簡(jiǎn)稱OD門(c) 可以實(shí)現(xiàn)線與功能。(b)與非邏輯不變；(a)工作時(shí)必須外接電源和電阻;（將多個(gè)門電路的輸出端相連完成“與”的功能）實(shí)現(xiàn)邏輯電平的變換：輸出高電平等于外接電源值邏輯符號(hào)Y=Y1Y2=(AB)(CD)上拉電阻RP的計(jì)算方法將n個(gè)OD門接成“線與”結(jié)構(gòu)，并考慮存在負(fù)載電流IL的情況下，電路如圖所示：RP的取值范圍為：RP(min)RPRP(max)注意：m表示負(fù)載門輸入端個(gè)數(shù)注意：m表示負(fù)載門個(gè)數(shù)漏極開(kāi)路輸出的CMOS門電路的用途：接成總線結(jié)構(gòu) 只要任何時(shí)候C1、C2、C3當(dāng)中只有一個(gè)為1，就可以