《電子電路的分析與應(yīng)用》課程教學(xué)資源建設(shè)分析

1、電子電路的分析與應(yīng)用課程教學(xué)資源建設(shè)分析 數(shù)字系統(tǒng)分析與設(shè)計-學(xué)習(xí)任務(wù)布置1理解基本概念、查詢其定義及內(nèi)部結(jié)構(gòu)1了解自下而上的數(shù)字系統(tǒng)分析與設(shè)計方法；2了解自上而下的數(shù)字系統(tǒng)分析與設(shè)計方法； 2 . 收集相關(guān)電子書籍、網(wǎng)站、資料、進行學(xué)習(xí)交流與總結(jié)3. 完成相關(guān)作業(yè)數(shù)字系統(tǒng)分析與設(shè)計-教學(xué)過程設(shè)計學(xué)生學(xué)習(xí)參考資源列表學(xué)習(xí)參考網(wǎng)站 / 9. 各校精品課程網(wǎng)站學(xué)生學(xué)習(xí)參考資源列表一、閱讀以下資料，資料：1數(shù)字系統(tǒng)設(shè)計Digital System Design 2Verilog數(shù)字系統(tǒng)設(shè)計教程【夏宇聞】3基于SoC和FPGA的便攜式變步長隨機共振儀4基于FPGA的聯(lián)合收獲機脫粒滾筒模糊控制系統(tǒng)教師授

2、課2學(xué)時: 數(shù)字系統(tǒng)分析設(shè)計目錄1. 自下而上的數(shù)字系統(tǒng)分析與設(shè)計方法設(shè)計.了解2.自上而下的數(shù)字系統(tǒng)分析與設(shè)計法 .了解3. 了解現(xiàn)代數(shù)字技術(shù)的發(fā)展水平教師授課2學(xué)時: 數(shù)字系統(tǒng)分析設(shè)計自下而上的數(shù)字系統(tǒng)分析與設(shè)計方法 數(shù)字系統(tǒng)自下而上的設(shè)計是一種試探法，設(shè)計者首先將規(guī)模大、功能復(fù)雜的數(shù)字系統(tǒng)按邏輯功能劃分成若干子模塊，一直分到這些子模塊可以用經(jīng)典的方法和標(biāo)準(zhǔn)的邏輯功能部件進行設(shè)計為止，然后再將子模塊按其連接關(guān)系分別連接，逐步進行調(diào)試，最后將子系統(tǒng)組成在一起，進行整體調(diào)試，直到達到要求為止。 目前我們所學(xué)的方法都是自下而上的設(shè)計教師授課2學(xué)時: 數(shù)字系統(tǒng)分析設(shè)計自上而下的數(shù)字系統(tǒng)分析與設(shè)計方

3、法 自上而下的設(shè)計方法是，將整個系統(tǒng)從邏輯上劃分成控制器和處理器兩大部分，采用ASM 圖或RTL語言來描述控制器和處理器的工作過程。如果控制器和處理器仍比較復(fù)雜，可以在控制器和處理器內(nèi)部多重地進行邏輯劃分，然后選用適當(dāng)?shù)钠骷詫崿F(xiàn)各個子系統(tǒng)，最后把它們連接起來，完成數(shù)字系統(tǒng)的設(shè)計。 設(shè)計步驟：（1）明確所要設(shè)計系統(tǒng)的邏輯功能。 （2）確定系統(tǒng)方案與邏輯劃分，畫出系統(tǒng)方框圖。 （3）采用某種算法描述系統(tǒng)。 （4）設(shè)計控制器和處理器，組成所需要的數(shù)字系統(tǒng)。 采用FPGA、CPU等設(shè)計手段實現(xiàn)的基本上是自上而下的設(shè)計方法教師授課2學(xué)時: 數(shù)字系統(tǒng)分析設(shè)計數(shù)字電路系統(tǒng)的設(shè)計步驟 教師授課2學(xué)時: 數(shù)字

4、系統(tǒng)分析設(shè)計1.1 PLD的分類1.2 PLD的基本原理與結(jié)構(gòu)1.3 低密度PLD的原理與結(jié)構(gòu)1.4 CPLD的原理與結(jié)構(gòu)1.5 FPGA的原理與結(jié)構(gòu)1.6 FPGA/CPLD的編程元件1.7 邊界掃描測試技術(shù)1.8 FPGA/CPLD的配置1.9 FPGA/CPLD器件概述內(nèi)容FPGA/CPLD器件 1.1 PLD的分類PLD的發(fā)展歷程 熔絲編程的PROM和PLA器件 AMD公司推出PAL器件 GAL器件 FPGA器件 EPLD器件 CPLD器件 內(nèi)嵌復(fù)雜功能模塊的SoPC 1985年，美國Xilinx公司推出了現(xiàn)場可編程門陣列（FPGA，F(xiàn)ield Programmable Gate Ar

5、ray） CPLD（Complex Programmable Logic Device），即復(fù)雜可編程邏輯器件，是從EPLD改進而來的。PLD的發(fā)展PLD的集成度分類一般將GAL22V10（500門750門 ）作為簡單PLD和高密度PLD的分水嶺四種SPLD器件的區(qū)別 PLD器件按照可以編程的次數(shù)可以分為兩類：(1) 一次性編程器件（OTP，One Time Programmable）(2) 可多次編程器件OTP類器件的特點是：只允許對器件編程一次，不能修改，而可多次編程器件則允許對器件多次編程，適合于在科研開發(fā)中使用。按編程特點分類(1)熔絲（Fuse）(2)反熔絲（Antifuse）編程元

6、件(3)紫外線擦除、電可編程，如EPROM。(4)電擦除、電可編程方式，(EEPROM、快閃存儲器（Flash Memory），如多數(shù)CPLD(5)靜態(tài)存儲器（SRAM）結(jié)構(gòu)，如多數(shù)FPGA 按編程元件和編程工藝分類非易失性器件易失性器件PLD器件的原理結(jié)構(gòu)圖 1.2 PLD的基本原理與結(jié)構(gòu)數(shù)字電路符號表示 常用邏輯門符號與現(xiàn)有國標(biāo)符號的對照 PLD電路符號表示 與門、或門的表示 PLD連接表示法 1.3 低密度PLD的原理與結(jié)構(gòu) PROM PROM的邏輯陣列結(jié)構(gòu) PROM PROM表達的PLD陣列圖 PROM 用PROM完成半加器邏輯陣列 PLA PLA邏輯陣列示意圖 PAL PAL結(jié)構(gòu) P

7、AL的常用表示 PAL PAL22V10部分結(jié)構(gòu)圖GAL GAL22V10的結(jié)構(gòu)（局部） GAL22V10的OLMC結(jié)構(gòu)CPLD器件的結(jié)構(gòu)1.4 CPLD的原理與結(jié)構(gòu)典型CPLD器件的結(jié)構(gòu) MAX 7000S器件的內(nèi)部結(jié)構(gòu) MAX 7000S器件的宏單元結(jié)構(gòu)1.5 FPGA的原理與結(jié)構(gòu) 查找表結(jié)構(gòu) 4輸入LUT及內(nèi)部結(jié)構(gòu)圖 FPGA器件的內(nèi)部結(jié)構(gòu)示意圖 典型FPGA的結(jié)構(gòu) XC4000器件的CLB結(jié)構(gòu) Cyclone器件的LE結(jié)構(gòu)（普通模式）典型FPGA的結(jié)構(gòu) 1熔絲(Fuse)型器件 2反熔絲(Anti-fuse)型器件 3EPROM型，紫外線擦除電可編程4EEPROM型 6SRAM型 5F

8、lash型 1.6 FPGA/CPLD的編程元件 邊界掃描電路結(jié)構(gòu) 為了解決超大規(guī)模集成電路（VLSI）的測試問題，自1986年開始，IC領(lǐng)域的專家成立了“聯(lián)合測試行動組”（JTAG，Joint Test Action Group），并制定出了邊界掃描測試（BST，Boundary Scan Test）技術(shù)規(guī)范1.7 邊界掃描測試技術(shù) 引 腳描 述功 能TDI測試數(shù)據(jù)輸入(Test Data Input)測試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在TCK的上升沿移入。TDO測試數(shù)據(jù)輸出(Test Data Output)測試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在TCK的下降沿移出。如果數(shù)據(jù)沒有被移出

9、時，該引腳處于高阻態(tài)。TMS測試模式選擇(Test Mode Select)控制信號輸入引腳，負責(zé)TAP控制器的轉(zhuǎn)換。TMS必須在TCK的上升沿到來之前穩(wěn)定。TCK測試時鐘輸入(Test Clock Input)時鐘輸入到BST電路，一些操作發(fā)生在上升沿，而另一些發(fā)生在下降沿。TRST測試復(fù)位輸入(Test Reset Input)低電平有效，異步復(fù)位邊界掃描電路(在IEEE規(guī)范中，該引腳可選)。邊界掃描IO引腳功能 邊界掃描數(shù)據(jù)移位方式 1.8 FPGA/CPLD的配置未編程前先焊接安裝減少對器件的觸摸和損傷不計較器件的封裝形式系統(tǒng)內(nèi)編程-ISP樣機制造方便支持生產(chǎn)和測試流程中的修改在系統(tǒng)現(xiàn)

10、場重編程修改允許現(xiàn)場硬件升級迅速方便地提升功能ISP功能提高設(shè)計和應(yīng)用的靈活性下載接口引腳信號名稱 引腳12345678910PS模式DCKGNDCONF_DONEVCCnCONFIG-nSTATUS-DATA0GNDJATG模式TCKGNDTDOVCCTMS-TDIGND1.8 FPGA/CPLD的配置USB-Blaster下載電纜JTAG方式的在系統(tǒng)編程 CPLD編程下載連接圖 JTAG方式的在系統(tǒng)編程 多CPLD芯片ISP編程連接方式 使用PC并行口配置FPGA 多FPGA芯片配置電路 FPGA專用配置器件 FPGA的配置電路原理圖FPGA專用配置器件 EPCS器件配置FPGA的電路原理

11、圖 使用單片機配置FPGA 用89C52進行配置 1.9 FPGA/CPLD產(chǎn)品概述Lattice公司CPLD器件系列 ispLSI器件的結(jié)構(gòu)與特點 （1）采用UltraMOS工藝。（2）系統(tǒng)可編程功能，所有的ispLSI器件均支持ISP功能。（3）邊界掃描測試功能。（4）加密功能。（5）短路保護功能。2.9 FPGA/CPLD產(chǎn)品概述 Lattice公司CPLD器件系列 ispMACH4000系列 Lattice EC & ECP系列 ispMACH4000系列CPLD器件有、2.5V 和 1.8V 三種供電電壓，分別屬于 ispMACH 4000V、ispMACH 4000B 和 ispMACH 4000C 器件系列。 2.9 FPGA/CPLD產(chǎn)品概述 Xilinx公司的FPGA和CPLD器件系列 1. Virtex-4系列FPGA 2. Spartan& Spartan-3 & Spartan 3E器件系列 3. XC9500 & XC9500XL系列CPLD 4. Xilinx FPGA配置器件SPROM 5. Xilinx的IP核 1.9 FPGA/CP