電子技術基礎第11章-時序邏輯電路課件

1、11.1 觸發(fā)器11.1.1 基本R-S觸發(fā)器&RDSDQQRD-RESET直接復位端S D-SET直接置位端Q, Q 輸出端 電路的特點（SD和RD低電平有效）組成：用2個與非門(或或非門)構成2022/7/25R-S觸發(fā)器真值表RDSDQQ 0 1 0 1(復位) 1 0 1 0(置位) 1 1 保持原狀 0 0 不確定&RDSDQQ011100RD=0同時SD=1時, Q=0。故RD稱為復位端,或稱為清0端2. 邏輯功能2022/7/25R-S觸發(fā)器真值表&RDSDQQ011100RDSDQQ 0 1 0 1(復位) 1 0 1 0(置位) 1 1 保持原狀 0 0 不確定SD=0同時R

2、D=1時, Q=1。故SD稱為置位端,或稱為置1端2022/7/25&RDSDQQR-S觸發(fā)器真值表RDSDQQ 0 1 0 1(復位) 1 0 1 0(置位) 1 1 保持原狀 0 0 不確定 指R、S從01或10變成11時,輸出端狀態(tài)不變1111002022/7/25&RDSDQQR-S觸發(fā)器真值表RDSDQQ 0 1 0 1(復位) 1 0 1 0(置位) 1 1 保持原狀 0 0 不確定 指RD、SD同時從00變成11時, 輸出端狀態(tài)不定0011112022/7/25R-S觸發(fā)器真值表RDSDQQ 0 1 0 1(復位) 1 0 1 0(置位) 1 1 保持原狀 0 0 不確定 指RD

3、、SD同時從00變成11時, 輸出端狀態(tài)不定&RDSDQQ00111111&RDSDQQ001111110000即Q、Q也可能是01,也可能是10設計電路時此種情況應避免2022/7/25R-S 觸發(fā)器特點:觸發(fā)器的輸出有兩個穩(wěn)態(tài)(Q=0,Q=1或Q=1,Q=0), 稱為雙穩(wěn)態(tài)觸發(fā)器，說明它有記憶功能。(2)利用加于RD和SD端的負脈沖可使觸發(fā)器由一個穩(wěn)態(tài)轉換到另一個穩(wěn)態(tài)。加入的負脈沖稱為觸發(fā)脈沖。(3)可以利用 RD和SD對觸發(fā)器直接置位或復位。 3. 觸發(fā)器翻轉的轉換時間觸發(fā)器從一個狀態(tài)轉換到另一個狀態(tài)所需的時間稱為轉換時間。 2022/7/25（補充）R-S觸發(fā)器應用舉例: 單脈沖發(fā)生器

4、&RDSDQQ+5V+5V4.7k4.7kK2022/7/25R-S觸發(fā)器應用舉例: 單脈沖發(fā)生器&RDSDQQ+5V+5V4.7k4.7kK2022/7/25R-S觸發(fā)器應用舉例: 單脈沖發(fā)生器&RDSDQQ+5V+5V4.7k4.7kKQQt正脈沖負脈沖2022/7/2511.1.2 同步RS觸發(fā)器1電路的組成和邏輯功能 圖11-4 同步RS觸發(fā)器 &RDSDQQ&RSCP觸發(fā)器只有在同步信號（時鐘脈沖信號Clock Pulse）到達時才根據(jù)輸入信號改變狀態(tài) 當CP=0時，觸發(fā)器的狀態(tài)不改變；CP為高電位時，狀態(tài)發(fā)生相應的翻轉。 2022/7/25RDSDSCPQQS 1S C1 1R R

5、R圖11-5 同步RS觸發(fā)器圖形符號 觸發(fā)器功能表CP R S Q n+1 說明 1 0 0 Qn 保持 1 0 1 1 置1 1 1 0 0 清0 1 1 1 不定 避免 0 Qn 保持2022/7/25根據(jù)真值表，以S、R和 得到同步RS觸發(fā)器的特性方程（11-1） 式中是約束條件，意味著S和R不能同時為1。的狀態(tài)共同決定觸發(fā)器的次態(tài)但應特別指出，只有在CP = 1期間，特性方程才有效，并由S、R和在CP = 0期間觸發(fā)器被封鎖，其輸出狀態(tài)不變。在以后的時序邏輯電路的討論中，一般不把CP脈沖作為輸入信號，而僅僅把它看作一個控制信號。;而2022/7/252.觸發(fā)器的“空翻”現(xiàn)象要保證每來一

6、個時鐘脈沖，同步RS觸發(fā)器至多翻轉一次，就必須要求在時鐘脈沖高電平持續(xù)時間（即CP = 1），輸入信號S和R保持不變。 觸發(fā)器發(fā)生兩次、甚至多次翻轉，這種現(xiàn)象稱為觸發(fā)器的“空翻”現(xiàn)象。 同步RS觸發(fā)器在計數(shù)狀態(tài)下的工作: 把同步RS觸發(fā)器的Q、Q分別與輸入端R、S相連，就構成計數(shù)式RS觸發(fā)器。 圖11-6 同步RS觸發(fā)器接成計數(shù)型觸發(fā)器2022/7/25同步RS觸發(fā)器能在計數(shù)狀態(tài)下正常工作對CP的寬度有嚴格的限制 , CP的寬度又必須大于2tpd，寬度必須在23tpd之間此這種類型的計數(shù)器沒有實用價值 2022/7/2511.1.3 主從型JK觸發(fā)器主從型JK觸發(fā)器由兩級同步RS觸發(fā)器串接而成

7、，如圖11-7所示。 端交叉反饋到主觸發(fā)器的輸入從觸發(fā)器的Q、Q控制端，便構成主從型JK觸發(fā)器。當J = K = 0時，觸發(fā)器輸入端被封鎖，CP對觸發(fā)器不起作用，所以，輸出保持原狀態(tài)。1電路的組成和符號2. 主從型JK觸發(fā)器的工作原理與邏輯功能2022/7/25主觸發(fā)器 從觸發(fā)器 圖11-7 主從型JK觸發(fā)器2022/7/25 當J = 0，K = 1時若觸發(fā)器原來處于1狀態(tài)則在CP = 1時主觸發(fā)器置0再將主觸發(fā)器的狀態(tài)送入從觸發(fā)器，完成了置0的功能。 若觸發(fā)器原來處于0狀態(tài)當J = 0，K = 1時在CP到來之后，觸發(fā)器都被置0 。 當J = 1，K = 0時，按同樣的方法分析可知，無論觸

8、發(fā)器原狀態(tài)如何，CP過后觸發(fā)器的狀態(tài)必定是Q = 1，Q=0。當J = K = 1時，在CP=1時，將從觸發(fā)器的相反狀態(tài)存入主觸發(fā)器；又在CP由1變?yōu)?時，將主觸發(fā)器的狀態(tài)送入從觸發(fā)器。，每來一個時鐘脈沖，觸發(fā)器的狀態(tài)向相反的狀態(tài)翻轉：Qn+1=Qn 2022/7/25JKQn+100Qn01010111 Qn表11-3 JK觸發(fā)器功能表 同步輸入端 邏輯功能的分析，是在假設CP = 1期間J、K輸入信號狀態(tài)保持不變的條件下進行的 2022/7/25例11-1 主從型JK觸發(fā)器的J、K輸入信號如圖11-8所示，試畫出輸出端Q的波形。解: 根據(jù)表11-3可畫出相應的Q端的波形。圖11-8 202

9、2/7/253. 異步輸入端RD和SD的作用SD和RD端的作用不受CP同步控制11.1.4 邊沿觸發(fā)型JK觸發(fā)器為解決主從型JK觸發(fā)器CP = 1期間，J、K端的正向干擾可能使觸發(fā)器產生誤動作問題，產生了邊沿型JK觸發(fā)器。 特點：它的抗干擾性能要比主從型觸發(fā)器好, 邊沿型觸發(fā)器有正邊沿和負邊沿兩種觸發(fā)方式 負邊沿觸發(fā)器在下降沿觸發(fā)后的狀態(tài)取決于下降沿之前J、K的情況。負邊沿型JK觸發(fā)器的邏輯功能同主從型JK觸發(fā)器 2022/7/25圖11-9 T109雙JK觸發(fā)器外引線排列圖 圖11-10 74LS76雙JK觸發(fā)器外引線排列圖 2022/7/2511.1.5.維持阻塞型D觸發(fā)器&RDSDQQ&

10、DCP符號QRDSD1DCQ2022/7/251在CP到達前，D = 1在時鐘脈沖來到之前,即CP = 0,此時F門的輸出f = 0，E門的輸出e = 1。在CP由0變?yōu)?后,D門的輸入中因有f = 0,使其輸出d保持為1,C門的輸入全為1,故c輸出由1變0。c的0輸出,一方面驅使由A、B門組成的基本觸發(fā)器置1,于是Q = 1 , =0;另一方面反饋到E門和D門， 封鎖了E門和D門，使e = 1、d = 1，這樣c = 0的反饋信號既維持了置1信號（c=0）,又阻塞了置0信號,(d=0)的產生。因此在CP高電平期間,D端的變化只能引起f的變化,不會進一步引起觸發(fā)器輸出狀態(tài)的變化。當CP再由1變

11、為0時,C、D門被封鎖，觸發(fā)器的狀態(tài)當然不會改變。 2022/7/252在CP到達前，D = 0在時鐘脈沖來到之前，即CP = 0，此時e = 0，f = 1在CP由0變?yōu)?后，D門的輸入全部為1。其輸出d由1變?yōu)?，而C門則因e = 0，所以其輸出保持為c = 1。d的0輸出，一方面驅使由A、B門組成的基本觸發(fā)器置0，于是Q = 0， =1；另一方面又反饋到F門的輸入端，封鎖了信號的輸入通道，使得在CP = 1期間，無論D端信號如何變化，都能保持e為0、f為1，從而保證了c = 1，d = 0既維持了置0信號（d = 0），又阻塞了置1信號（c = 0）的產生，使輸出Q和在CP = 1期間不

12、再變化。CP回到低電位時，C、D門被封鎖，觸發(fā)器的狀態(tài)不會改變。 2022/7/25由于當一位數(shù)置于D端時，它要待到下一個CP到來時才被傳送到Q輸出端，因此又把D觸發(fā)器叫做延遲（Delay）觸發(fā)器。 DQn+10011表11-4 D觸發(fā)器的功能表D觸發(fā)器的特性方程為: （11-3） 2022/7/2511.1.6 觸發(fā)器的觸發(fā)方式1電位觸發(fā)方式 電位觸發(fā)方式 正電位觸發(fā): 觸發(fā)器只能在CP = 1期間翻轉，而在CP = 0期間不能翻轉 負電位觸發(fā): 觸發(fā)器只能在CP = 0期間翻轉，而在CP = 1期間不能翻轉 為了在邏輯符號圖上與其他兩種觸發(fā)方式加以區(qū)別，其CP端不加“”符號，而正、負電位觸

13、發(fā)則以在CP端屬部有無小圓圈來區(qū)分。 2022/7/252主從觸發(fā)方式 特點: 觸發(fā)過程分主、從兩步完成 缺點: 在CP = 1期間，輸入信號不允許變化，否則就有可能產生不符合該觸發(fā)器邏輯狀態(tài)表的錯誤結果。主從觸發(fā)方式的觸發(fā)器在邏輯符號圖上，其CP端加“”符號，對于前（正）后（負）沿翻轉則以在CP端屬部有無小圓圈來區(qū)分。3. 邊沿觸發(fā)方式 特點: 觸發(fā)器只在時鐘脈沖跳變時發(fā)生翻轉，而在維持為0或維持為1期間，輸入信號的任何變化都不會影響觸發(fā)器的輸出狀態(tài)。 2022/7/25其邏輯符號圖與主從觸發(fā)方式的觸發(fā)器相同 11.2 時序邏輯電路分析時序邏輯電路由組合邏輯電路和存儲電路兩部分組成 存儲電路

14、的輸出狀態(tài)必須反饋到組合電路的輸入端,與輸入信號一起，共同決定組合邏輯電路的輸出。 圖11-12 時序邏輯電路結構 框圖2022/7/25表示相鄰的兩個離散時間 式中 輸出方程 :驅動方程: 狀態(tài)方程: （11-4） 根據(jù)時鐘脈沖加入方式的不同分為同步時序邏輯電路和異步時序邏輯電路 根據(jù)輸出信號的特點將時序電路分為米利（Mealy）型和摩爾（Moore）型11.2.1 時序邏輯電路的基本分析方法2022/7/25時序邏輯電路分析就是分析給定邏輯電路的邏輯功能 其一般步驟 :(1)分析電路的組成。 (2)根據(jù)給定的電路，寫出寫出每個觸發(fā)器的時鐘 方程、驅動方程和輸出方程 (3) 把各個觸發(fā)器的驅

15、動方程代入觸發(fā)器的特性方程，得出各觸發(fā)器的狀態(tài)方程。(4) 根據(jù)狀態(tài)方程和輸出方程，求出次態(tài)和輸出，列出完整的邏輯狀態(tài)轉換表或者狀態(tài)轉換圖，畫出時序圖（波形圖）。(5) 根據(jù)得到的狀態(tài)轉換表或者狀態(tài)轉換圖等,分析該時序電路的狀態(tài)變化規(guī)律，確定其邏輯功能.對于有些時序電路，還需要檢查電路能否自啟動。 2022/7/2511.2.2 時序邏輯電路分析舉例例11-2 分析如圖11-13所示時序邏輯電路的功能，假設初始狀態(tài)為Q2Q1Q0011。圖11-13 例題11-2的邏輯圖 2022/7/25解: 首先分析電路組成 圖11-13所示時序邏輯電路由三個JK觸發(fā)器F0、F1和F2組成，它們受同一個時鐘

16、脈沖CP控制，因此是同步時序電路。 寫出每個觸發(fā)器的時鐘方程、驅動方程和輸出方程。 時鐘方程: 驅動方程： J0= , K0= J1= ,K1= J2= ,K2= 輸出方程：本電路不存在輸出方程 2022/7/25求各觸發(fā)器狀方程 = = = 由狀態(tài)方程列出狀態(tài)轉換表 原狀態(tài)新狀態(tài)0 1 11 1 01 1 01 0 11 0 10 1 12022/7/25圖11-14 例11-2的波形圖 檢查電路能否自啟動 2022/7/2511.3 常用時序邏輯電路組件11.3.1 寄存器寄存器（Register）是存放數(shù)碼的部件，它必須具備接收和寄存數(shù)碼的功能,可分為數(shù)碼寄存器和移位寄存器兩大類. 1數(shù)

17、碼寄存器只具有接收數(shù)碼和清除原有數(shù)碼功能的寄存器稱為數(shù)碼寄存器。 2022/7/25圖11-15 由4個D觸發(fā)器組成的4位數(shù)碼寄存器 2移位寄存器 既具有存放數(shù)碼功能又具有移位功能的寄存器稱為移位寄存器。移位寄存器按其所具備移位功能的不同可分為:單向移位寄存器和雙向移位寄存器;按輸入方式的不同可分為:串行輸入和并行輸入;按輸出方式的不同又可分為:串行輸出和并行輸出。 2022/7/25(1) 由D觸發(fā)器組成的左移移位寄存器用D觸發(fā)器組成的4位左移移位寄存器 2022/7/25CP順序DATA移位寄存器中數(shù)碼串行輸出Q4Q3Q2Q001000000001000000101010121314000

18、0010111011050110110010000000678表11-6 移位寄存器中數(shù)碼的移動情況 2022/7/25(2) 由JK觸發(fā)器組成的右移移位寄存器圖11-17 由JK觸發(fā)器組成的4位右移寄存器 2022/7/25計數(shù)器可以按加、減計數(shù)順序構成加法或減法計數(shù)器，也可以是既可進行加、又可進行減的可逆計數(shù)器；計數(shù)器按工作方式可分為異步和同步計數(shù)器；按進位數(shù)值來分，可分為二進制、十進制和其他任意進制計數(shù)器。 11.3.2 計數(shù)器 1二進制計數(shù)器（1）異步二進制加法計數(shù)器4位二進制加法計數(shù)器狀態(tài)表見書（P243） 表11-72022/7/25圖11-18 4位異步二進制加法計數(shù)器 圖11-

19、19 圖11-18所示的4位異步二進制加法計數(shù)器波形圖2022/7/25（2）異步二進制減法計數(shù)器4位二進制減法計數(shù)器狀態(tài)表11-8見P244 圖11-20 4位異步二進制減法計數(shù)器 2022/7/25比較：當用下降沿觸發(fā)時，加法計數(shù)器用Q端輸出，而減法計數(shù)器用Q端輸出； 當用上升沿觸發(fā)時，加法計數(shù)器用Q端輸出，而減法計數(shù)器用Q端輸出。 (3）同步二進制加法計數(shù)器 將計數(shù)脈沖直接送到各觸發(fā)器C端，而觸發(fā)器是否翻轉則由各低位觸發(fā)器的輸出加以控制。當計數(shù)脈沖到來時，應該翻轉的觸發(fā)器就同時翻轉，而無需等候逐級往前傳遞的進位信號，此即“同步”的概念。 2022/7/25圖11-21 同步二進制加法計數(shù)

20、器 當Q1、Q2、Q3端分別和各J、K端作如圖連接時，則:2022/7/25(4) 同步二進制減法計數(shù)器 與同步二進制加法計數(shù)器邏輯圖相比，兩者的區(qū)別是將加法計數(shù)器中的Q端換為Q2. 十進制計數(shù)器十進制計數(shù)器是在二進制計數(shù)器的基礎上得出的，它用4位二進制代碼來表示1位十進制數(shù)(二十進制（BCD）計數(shù)器 ) 根本區(qū)別 :二進制計數(shù)器（4位）卻有16種狀態(tài) 十進制計數(shù)器只要求10種狀態(tài)改造 4位二進制計數(shù)器2022/7/25(1) 同步十進制加法計數(shù)器 圖11-22 同步十進制加法計數(shù)器的邏輯圖 觸發(fā)器的驅動方程：JA=KA=1JD=QA QB QC , KD=Q AnnnnJB=QA QD,nn

21、nnQA QBJC=KC=nKB=QA2022/7/25代入到JK觸發(fā)器的特性方程 計算出各觸發(fā)器的狀態(tài)方程為C= =+=+=+輸出方程為: 進位出現(xiàn)的狀態(tài)稱為有效狀態(tài)，計數(shù)循環(huán)中不出現(xiàn)的狀態(tài)稱為無效狀態(tài) 在時鐘脈沖作用下能使電路自動回到某個有效狀態(tài)，稱為電路能自啟動 2022/7/25為了更形象直觀地顯示電路的邏輯功能，還可以用邏輯狀態(tài)轉換圖來表示，如圖11-23（a）所示 （a）邏輯狀態(tài)轉換圖 計數(shù)器的狀態(tài) 轉換方向 2022/7/25（b）波形圖 圖11-23 同步十進制加法計數(shù)器的狀態(tài)轉換圖和波形圖計數(shù)器輸入10個脈沖，進位端才輸出一個脈沖，故這種計數(shù)器不僅可以計數(shù)，而且還具有10分頻

22、的功能 2022/7/25（2）異步十進制加法計數(shù)器主從觸發(fā)器圖11-24 異步十進制加法計數(shù)器 2022/7/25例11-3 一計數(shù)器的邏輯圖如圖11-25所示，設其初始狀態(tài)Q3Q2Q1=000，試說明其邏輯功能。 圖11-252022/7/25解（1）寫出各觸發(fā)器信號輸入端的邏輯表達式（也稱為計數(shù)器的驅動方程）： （2）將初始狀態(tài)000代入驅動方程，可得J1=K1=1；J2=K2=0；J3=0，K3=1。 相應的邏輯狀態(tài)表（直到計數(shù)器恢復初始的000狀態(tài)），如表11-10所示 2022/7/25表11-10 例11-3的邏輯狀態(tài)表 時鐘脈沖數(shù)觸發(fā)器信號輸入端邏輯狀態(tài)計數(shù)器狀態(tài)Q3Q2Q10

23、010110001011110012010110103111110114010011005010110002022/7/25第5個時鐘脈沖輸入后，計數(shù)器狀態(tài)由100恢復為000，即經過5個脈沖循環(huán)一次，開始另一個計數(shù)周期，所以，圖11-25所示邏輯圖為同步五進制加法計數(shù)器 例11-4 試分析圖11-26所示邏輯圖，說明它是具有什么功能的電路。圖11-26解（1）寫出各觸發(fā)器驅動方程：2022/7/25（2）假設邏輯電路初始狀態(tài)Q3Q2Q1=000，列出狀態(tài)轉換表如表11-11所示 表11-11 例11-4的狀態(tài)轉換表 計數(shù)順序電路狀態(tài)等效十進制數(shù)Q3Q2Q1000001001120102301

24、134100450000異步五進制加法計數(shù)器 2022/7/2511.4 時序邏輯電路設計 根據(jù)給定的邏輯功能，設計出符合要求的時序邏輯電路，叫做時序邏輯電路的設計 11.4.1 時序邏輯電路設計的幾種方法 采用標準的小規(guī)模集成器件、觸發(fā)器和門電路等，通過一般設計步驟得到符合要求的時序邏輯電路 采用標準的中、大規(guī)模集成電路組件進行邏輯設計。采用由軟件組態(tài)的大規(guī)模集成器件、微處理器等設計應用系統(tǒng)，如用VHDL、Maxplus、PSpice、Multisim和Quartus等軟件工具進行設計。2022/7/25采用可編程的邏輯器件，如PAL、GAL、PLD、CPLD和FPGA等進行時序邏輯電路和數(shù)

25、字系統(tǒng)的設計。11.4.2 時序邏輯電路設計的一般步驟11.4.3 時序邏輯電路設計舉例1. 同步記數(shù)器設計舉例2022/7/25例11-5 試設計一個可控的同步加法計數(shù)器，要求當控制信號M0時為六進制、M1時為三進制。 解：（1）：根據(jù)題意知，可控同步加法計數(shù)器的功能如圖11-27所示。 分析要求根據(jù)題意知，可控同步加法計數(shù)器的功能如圖11-27所示。 M=0時，N=6 M=1時，N=3CP輸入計數(shù)脈沖N=6時的進位信號N=3時的進位信號M可控同步加法計數(shù)器圖11-27 可控計數(shù)器功能示意圖 2022/7/25建立原始狀態(tài)圖如圖11-28所示 圖11-28 原始狀態(tài)圖2022/7/25確定觸

26、發(fā)器數(shù)目及類型、選擇狀態(tài)編碼 =6 取n=3，選用JK觸發(fā)器。編碼順序規(guī)定為 ，選 S0=000, S1=001, S2=010S3=011, S4=100, S5=101畫出編碼后狀態(tài)圖，如圖11-29所示 圖11-29 編碼后的狀態(tài)圖 2022/7/25列出所求計數(shù)器的次態(tài)卡諾圖 圖11-30 計數(shù)器次態(tài)卡諾圖2022/7/25由圖11-30可得(11-5)2022/7/25根據(jù)編碼后的狀態(tài)圖，可得到輸出C1,C2的卡諾圖 （a）C1的卡諾圖 2022/7/25（b）C2的卡諾圖 由圖(a),(b)可得輸出方程為:2022/7/25求驅動 方 程 將狀態(tài)方程式（11-5）與JK觸發(fā)器的特性

27、方程 作比較可得驅動方程如下：2022/7/25畫邏輯圖 圖11-32 可控同步加法計數(shù)器2022/7/25檢查自啟 動 當M=0時使用了其中的6種狀態(tài)（000-101），有兩種無效狀態(tài)（110和111）；而M=1時使用了其中的3種狀態(tài)（000-010），另外5種（011-111）是無效狀態(tài)。 圖11-33 無效狀態(tài)轉換情況由以上可看出，所設計的時序電路能夠自啟動 2022/7/252.異步計數(shù)器設計舉例例11-6 試設計一個異步十進制減法計數(shù)器。 分析設計要求、建立原始狀 態(tài)圖 解:(1) 十進制減法計數(shù)器的示意圖如圖11-34所示，圖中B為借位 圖11-34 由題意建立原始狀態(tài)圖 :圖11

28、-35 2022/7/25確定觸發(fā)器的數(shù)目及類型、選擇狀態(tài)編 碼 （2） 取n=4，選擇D型觸發(fā)器。采用8421編碼，狀態(tài)圖為： 圖11-36 選擇時鐘脈沖 畫出十進制減法計數(shù)器的時序圖： 注意兩點：一是每個觸發(fā)器狀態(tài)更新的規(guī)律決定于狀態(tài)圖，翻轉時刻決定于時鐘脈沖的觸發(fā)沿；二是CP脈沖數(shù)應大于等于N2022/7/25圖11-37 2022/7/25選： 、分別為觸發(fā)器 、 、的時鐘脈沖 求狀態(tài)方 程 （4）即各觸發(fā)器的次態(tài)方程 圖11-38 減法計數(shù)器次態(tài)卡諾圖 2022/7/25得到圖11-39(a)、(b)、(c)和(d)所示卡諾圖。圖11-392022/7/25得狀態(tài)方程為: (11-6)求輸出方 程 (5) 輸出方程: 圖11-40 借位B的卡諾圖 2