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文檔簡介

1、第5章 時(shí)序邏輯電路5.1 時(shí)序邏輯電路概述時(shí)序邏輯電路的特點(diǎn):電路在任何時(shí)候的輸出穩(wěn)定值,不僅與該時(shí)刻的輸入信號有關(guān),而且與該時(shí)刻以前的電路狀態(tài)有關(guān);電路結(jié)構(gòu)具有反饋回路.1. 時(shí)序邏輯電路的基本概念 具有記憶功能存儲電路2. 時(shí)序邏輯電路的結(jié)構(gòu)模型 XZQW組合電路存儲電路外部輸入信號外部輸出信號 驅(qū)動信號 狀態(tài)信號3. 時(shí)序邏輯電路的描述方法 (1)邏輯方程 輸出方程: Z(tn)=FX(tn),Q (tn) 驅(qū)動方程: W(tn)=GX(tn),Q (tn) 狀態(tài)方程: Q(tn+1)=HW(tn),Q (tn) 說明任何時(shí)刻的輸出不僅和該時(shí)刻的外部輸入信號有關(guān),而且和該時(shí)刻的電路狀態(tài)

2、及以前的輸入信號有關(guān)。 (2)狀態(tài)表 輸入 原狀態(tài) 新狀態(tài) 輸出 X Qn Qn+1 Z輸入原狀態(tài)QnQn+1/ZX新狀態(tài)/ 輸出QnQn+1X/Z原狀態(tài)新狀態(tài)輸入/ 輸出(3)狀態(tài)圖(4)時(shí)序圖(定時(shí)波形圖)ResetSetQ1. RS 鎖存器的電路結(jié)構(gòu)及邏輯符號 11SDRDQQSRQQSRQQ或SD :置位端(置1端);RD :復(fù)位端(置0端);兩個(gè)輸入端(激勵(lì)端):定義: Q=0,Q=1 為0狀態(tài); Q=1,Q=0 為1狀態(tài).5.2.1 普通鎖存器 (2) 邏輯功能分析設(shè): 電路的原狀態(tài)表示為Qn,新狀態(tài)表示為Qn+1. SD=0; RD=1 (置0信號RD有效):11 01QQ011

3、0結(jié)論: Qn+1=0 SD=1; RD=0 (置1信號SD有效):1110QQ1001結(jié)論: Qn+1=1 SD=0; RD=0 (無激勵(lì)信號),有下列兩種情況:11 0 0QQ011011 0 0QQ0101結(jié)論: Qn+1=Qn0110 SD=1; RD=1 (置0、置1同時(shí)信號有效):11 11QQ0000作用時(shí)11 0 0QQ011011 0 0QQ0101激勵(lì)信號同時(shí)消失后一般情況下,SD=RD=1應(yīng)禁止使用。RS鎖存器的約束條件: SDRD=0 。由與非門構(gòu)成的RS鎖存器: & &SDRDQQSRQQSRQQ或(3) RS鎖存器的功能描述SD RD Qn Qn+1 0 0 0 0

4、 0 0 1 1 0 1 0 0 0 1 1 0 1 0 0 1 1 0 1 1 1 1 0 1 1 1 保持 置0 置1 禁止 特性表 特性方程Qn+1=SD+RDQnSDRD=0 狀態(tài)圖SD=1RD=0SD=0RD=1SD=RD=0SD=0RD=01SD RD Qn Qn+1 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 0 1 0 0 1 1 0 1 1 1 1 0 1 1 1 RS鎖存器工作波形圖(初態(tài)假設(shè)為0)SD RD Qn Qn+1 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 0 1 0 0 1 1 0 1 1 1 1 0 1 1 1 Q000000

5、0000011111SDRD5.2.2 門控RS鎖存器在RS鎖存器的基礎(chǔ)上, 加控制信號,使鎖存器狀態(tài)轉(zhuǎn)換的時(shí)間,受控制信號的控制.11&RDSDRSCQQ1SC11RQQRD=RCSD=SC當(dāng)C=1時(shí):門控RS鎖存器功能和RS鎖存器完全相同;當(dāng)C=0時(shí):RD=SD=0,鎖存器狀態(tài)保持不變.門控RS鎖存器特性方程:Qn+1=S+RQnSR=0C=1時(shí)成立工作波形圖CSRQ2. 門控D鎖存器能將呈現(xiàn)在激勵(lì)輸入端的單路數(shù)據(jù)D存入交叉耦合結(jié)構(gòu)的鎖存器單元中.D鎖存器原理圖:&RDSDDCQQ&1電路功能分析:當(dāng)C=0時(shí),RD=SD=1, 電路處于保持狀態(tài);(2) 當(dāng)C=1時(shí),RD=D, SD=D 電

6、路的新狀態(tài)為D.D鎖存器特性表:D Qn Qn+10 0 00 1 0 0 11 1 1D鎖存器特性方程:Qn+1=DD=1D=0D=0D=101狀態(tài)圖1DC1QQ邏輯符號D鎖存器工作波形圖: (假設(shè)初態(tài)為0)DCQ鎖存 Q跟隨D 鎖存 Q跟隨D 鎖存5.3 觸發(fā)器 利用一個(gè)稱為“時(shí)鐘”的特殊定時(shí)控制信號去限制存儲單元狀態(tài)的改變時(shí)間,具有這種特點(diǎn)的存儲單元電路稱為觸發(fā)器.5.3.1 主從觸發(fā)器 1. 主從RS 觸發(fā)器(1)主從 RS 觸發(fā)器的電路結(jié)構(gòu)1SC11RQQ1SC11RQQ11QQSRCLK主鎖存器從鎖存器F1F2QmQm(2)主從 RS 觸發(fā)器的工作原理 1)在CLK=0時(shí),主鎖存器

7、F1的控制門打開,處于工作狀態(tài),主鎖存器按S、R的值改變中間狀態(tài)Qm;從鎖存器F2的控制門關(guān)閉,處于保持狀態(tài); 2) 在CLK=1時(shí),主鎖存器F1的控制門關(guān)閉,進(jìn)入保持狀態(tài); 從鎖存器F2的控制門打開,處于工作狀態(tài),電路根據(jù) Qm的狀態(tài)改變輸出狀態(tài);1SC11RQQ1SC11RQQ11QQSRCLK主鎖存器從鎖存器F1F2QmQm主從 RS 觸發(fā)器的電路特點(diǎn):1)CLK脈沖不論在低電平或高電平期間,電路的輸出狀態(tài) 最多只改變一次;(常把控制信號有效期間,輸出狀態(tài)發(fā) 生多次變化的現(xiàn)象稱為空翻)2) 將主從RS觸發(fā)器用于時(shí)序電路中,不會因不穩(wěn)定而產(chǎn) 生振蕩.主從 RS 觸發(fā)器的電路符號:1SC11

8、RQQ“ ”稱為延遲符號,表示該觸發(fā)器在CP=0時(shí)接收R、S的數(shù)據(jù),而在CP的上升沿時(shí),輸出改變狀態(tài)主從RS觸發(fā)器的特性表和特性方程和RS鎖存器基本相同,只是在列特性表時(shí),要加上CP脈沖標(biāo)志.SD RD Qn Qn+1 0 0 0 0 0 0 1 1 0 1 0 0 0 1 1 0 1 0 0 1 1 0 1 1 1 1 0 1 1 1 QnCLK(3)主從 RS 觸發(fā)器的邏輯功能描述1)主從RS觸發(fā)器的特性表2)主從RS觸發(fā)器的特性方程Qn+1=S+RQnSR=03) 主從RS 觸發(fā)器定時(shí)波形CLKSRQ2. 主從D 觸發(fā)器1DC1QQ1DC1QQ11QQDCLK主鎖存器從鎖存器F1F2Qm

9、Qm1DC1QQ工作原理:(1) 當(dāng)CLK=0時(shí),主鎖存器被選通,Qm=D, 從鎖存器保持原態(tài);(2) 當(dāng)CLK=1時(shí),主鎖存器保持原態(tài), 從鎖存器被選通,Q=Qm;特性方程:Qn+1=D定時(shí)波形圖CLKDQ3. 主從JK 觸發(fā)器為去除主從RS觸發(fā)器的約束條件:RS=0,設(shè)計(jì)出主從JK觸發(fā)器.(1)主從JK觸發(fā)器的一種結(jié)構(gòu)和邏輯符號1JC11KQQ1DC1QQ&1&11KJCLKKQnJQn(2)主從JK觸發(fā)器的特點(diǎn)1DC1QQ&1&11KJCLKKQnJQn 1) 電路以D觸發(fā)器為核心,故不存在約束條件; 2) D=JQn+KQn , 所以,Qn+1=D= JQn+KQn 3) 由電路可見,

10、CLK是經(jīng)一個(gè)非門送入D觸發(fā)器,所以這種 結(jié)構(gòu)的JK觸發(fā)器為CLK下降沿到達(dá)時(shí)改變狀態(tài).(3) 根據(jù)特性方程 Qn+1= JQn+KQn ,容易求得特性表:CLK J K Qn Qn+1 CLK J K Qn Qn+1 Qn 1 0 0 1 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0 1 0 1 0 0 1 1 1 0 0 1 1 0 保持置“0”置“1”翻轉(zhuǎn)(4) 狀態(tài)圖J=1K=xJ=xK=1J=xK=001J=0K=x(5) 帶異步清零、置1端并具有多驅(qū)動輸入的JK觸發(fā)器。J=J1J2K=K1K2SD :異步置1 端;RD :異步清零端。1JC11KQQ&SRSDRDJ1

11、J2K1K2CLK (6) 主從JK觸發(fā)器定時(shí)波形 Q 異步置0置1保持置0翻轉(zhuǎn)翻轉(zhuǎn)保持 J KCLKRD主從觸發(fā)器抗干擾能力不強(qiáng)CLKSRQmQ干擾1SC11RQQ4. 主從觸發(fā)器的缺陷上升沿翻轉(zhuǎn)的主從RS觸發(fā)器5.3.2 邊沿觸發(fā)器邊沿觸發(fā)器的特點(diǎn): 在時(shí)鐘為穩(wěn)定的0或1期間,輸入信號都不能進(jìn)入觸發(fā)器,觸發(fā)器的新狀態(tài)僅決定于時(shí)鐘脈沖有效邊沿到達(dá)前一瞬間以及到達(dá)后極短一段時(shí)間內(nèi)的輸入信號.邊沿觸發(fā)器具有較好的抗干擾性能.1. 維持阻塞D觸發(fā)器(1) 電路結(jié)構(gòu)與邏輯符號&CLKDRDRDRDSDSDQQ1DC1QQSRSDRDDCLK(3) 維持阻塞D觸發(fā)器特性表和工作波形圖CP SD RD

12、D Qn Qn+1 0 1 1 1 0 0 1 1 0 0 0 1 1 0 1 0 1 1 1 0 1 1 1 1 1 1表示上升沿觸發(fā).QCPRDD當(dāng)SD=1時(shí)波形圖:存儲電路分類:功能:RS、D、JK結(jié)構(gòu):1)鎖存器:鎖存、門控鎖存、 2)觸發(fā)器:主從、邊沿5.4 觸發(fā)器使用中的幾個(gè)問題5.4.1 觸發(fā)器邏輯功能的轉(zhuǎn)換觸發(fā)器邏輯功能轉(zhuǎn)換示意圖:轉(zhuǎn)換電路 已有觸發(fā)器ABXYQQCLK將已有觸發(fā)器轉(zhuǎn)換為所需觸發(fā)器的功能,實(shí)際上是求轉(zhuǎn)換電路,即求轉(zhuǎn)換電路的函數(shù)表達(dá)式: X=f1(A,B,Qn) Y=f2(A,B,Qn)1. 代數(shù)法 通過比較已有觸發(fā)器和待求觸發(fā)器的特性方程, 求轉(zhuǎn)換電路的函數(shù)表達(dá)

13、式.例: 把JK觸發(fā)器轉(zhuǎn)換為D觸發(fā)器.解: 已有JK觸發(fā)器的特性方程為: Qn+1=JQn+KQn待求D觸發(fā)器的特性方程為: Qn+1=D將D觸發(fā)器的特性方程轉(zhuǎn)換為:Qn+1=D=D(Qn+Qn)=DQn+DQn比較JK觸發(fā)器的特性方程,可得:J=D K=D1JC11KQQ1CLKD例: 將JK觸發(fā)器轉(zhuǎn)換為T觸發(fā)器.T Qn Qn+10 0 00 1 1 0 11 1 0T觸發(fā)器特性表1TC1QQTCLK邏輯符號T觸發(fā)器的特性歸納為: T=0 保持 T=1 翻轉(zhuǎn)T觸發(fā)器的特性方程: Qn+1=TQn+TQn將上式和JK觸發(fā)器特性方程 Qn+1=JQn+KQn 比較,可得 J=K=T1JC11K

14、QQCLKT注意:在這個(gè)電路中,由于采用的是下降邊沿JK觸發(fā)器,所以得到的T觸發(fā)器也是下降邊沿的。2. 圖表法例: 把RS觸發(fā)器轉(zhuǎn)換為JK觸發(fā)器. 首先列出JK觸發(fā)器的特性表;J K Qn Qn+10 0 0 00 0 1 10 1 0 00 1 1 01 0 0 11 0 1 11 1 0 11 1 1 0 根據(jù)RS觸發(fā)器的特性,列 出當(dāng)滿足JK觸發(fā)器特性時(shí) S、R端應(yīng)加的信號; S R 0 0 0 0 1 1 0 0 1 0 0 1 寫出下列兩個(gè)表達(dá)式: S=f1(J,K,Qn) R=f2(J,K,Qn)KQnJ00 01 11 1001000101KQnJ00 01 11 1001S=J

15、Qn 0 1 0 0 1 0R=KQn轉(zhuǎn)換電路圖例:試用D觸發(fā)器和四選一MUX構(gòu)成一個(gè)多功能觸 發(fā)器,其功能如下表所示。表中L、T為控制變量,N為數(shù)據(jù)輸入變量。1SC11RQQ&JKQQCLKS=JQnR=KQn L T N Qn+1 0 0 Qn 0 1 Qn 1 0 N N 1 1 N N解: 列表; 設(shè)L、T為MUX的地址 變量,求MUX 的數(shù)據(jù) 端輸入信號; 畫邏輯圖。1DC1QQCLK012301G03NLTN L T N Qn+1 0 0 Qn 0 1 Qn 1 0 N N 1 1 N NDQnQnNNLTN0001111001QnQnQnQn1001D0=QnD1=QnD3=ND

16、2=N5.6 時(shí)序邏輯電路的分析與設(shè)計(jì) 時(shí)序邏輯電路的分析方法分析目的: 所謂分析,就是由給定電路,來找出電路的功能。對時(shí)序邏輯電路而言,本質(zhì)上是求電路在不同的外部輸入和當(dāng)前狀態(tài)條件下的輸出情況和狀態(tài)轉(zhuǎn)換規(guī)律. 同步時(shí)序邏輯電路和異步時(shí)序邏輯電路有不同的分析方法。5.6.1 同步 時(shí)序邏輯電路的分析 由于在同步時(shí)序電路中,各觸發(fā)器的動作變化是在CLK脈沖作用下同時(shí)發(fā)生的,因此,在同步電路的分析中,只要知道了在當(dāng)前狀態(tài)下各觸發(fā)器的輸入(即驅(qū)動信號),就能根據(jù)觸發(fā)器的特性方程,求得電路的下一個(gè)狀態(tài),最終找到電路的狀態(tài)轉(zhuǎn)換規(guī)律。(3) 根據(jù)狀態(tài)方程和輸出方程,列出狀態(tài)表;(4) 根據(jù)狀態(tài)表畫出狀態(tài)圖

17、或時(shí)序圖;(5) 由狀態(tài)表或狀態(tài)圖(或時(shí)序圖)說明電路的邏輯功能.分析步驟:列出時(shí)序電路的輸出方程和驅(qū)動方程(即該時(shí)序電路中組合電路部分的邏輯函數(shù)表達(dá)式);(2) 將上一步所得的驅(qū)動方程代入觸發(fā)器的特性方程,導(dǎo)出 電路的狀態(tài)方程;例: 分析下列時(shí)序電路.=1=1&1QQ1J1KC1CPABZ(1) 寫出輸出方程和驅(qū)動方程.Z=ABQnJ=AB , K=A+B(2) 寫出狀態(tài)方程.Qn+1=JQn+KQn =ABQn+(A+B)Qn =ABQn+AQn+BQn(3) 列出狀態(tài)表.A B Qn Qn+1 Z0 0 0 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1 0 1 1 1

18、(4) 列狀態(tài)圖.0111/000/100/001/110/101/010/011/1QAB/ZZ=ABQnQn+1=JQn+KQn =ABQn+(A+B)Qn =ABQn+AQn+BQn=1=1&1QQ1J1KC1CPABZA B Qn Qn+1 Z0 0 0 0 00 0 1 0 10 1 0 0 10 1 1 1 00 0 0 11 0 1 1 01 1 0 1 01 1 1 1 1(5) 說明邏輯功能. 串行輸入串行輸出的時(shí)序全加器. A和B為兩個(gè)二進(jìn)制加數(shù), Qn為低位來的進(jìn)位,Z表示相加的結(jié)果,Qn+1表示向高位的進(jìn)位.例: 分析下列時(shí)序電路的邏輯功能.1J1KC1QQF01J1K

19、C1QQF1CP&1&ZX輸出方程:Z=XQ0Q1nn驅(qū)動方程:J0=XQ1 ,K0=XJ1=X ,K1=X+Q0nn狀態(tài)方程:Q0 =XQ1Q0+XQ0 =X(Q0+Q1)Q1 =XQ1+X+Q0Q1 =X(Q0+Q1)n+1n+1nnnnnnnnnnJK觸發(fā)器的特性方程:Qn+1=JQn+KQn狀態(tài)表X Q1 Q0 Q1 Q0 Z0 0 0 0 0 00 0 1 0 0 00 1 0 0 0 00 1 1 0 0 01 0 0 1 0 01 0 1 1 1 01 1 0 0 1 01 1 1 1 1 1nnn+1n+1狀態(tài)圖001001110/00/00/00/01/01/01/01/1Q

20、1Q0X/Z功能: 1111序列檢測器輸出方程:Z=XQ0Q1nn狀態(tài)方程:Q0 =XQ1Q0+XQ0 =X(Q0+Q1)Q1 =XQ1+X+Q0Q1 =X(Q0+Q1)n+1n+1nnnnnnnnnn5.6.3 同步時(shí)序邏輯電路的設(shè)計(jì)1. 同步時(shí)序邏輯電路的一般步驟(1) 根據(jù)邏輯要求,建立原始狀態(tài)表或原始狀態(tài)圖;(2) 利用狀態(tài)化簡技術(shù),簡化原始狀態(tài)表,消去多余狀態(tài);(3) 狀態(tài)分配或狀態(tài)編碼,即將簡化后的狀態(tài)用二進(jìn)制代碼 表示; (4) 選擇觸發(fā)器類型,并根據(jù)編碼后的狀態(tài)表求出驅(qū)動方程 和輸出方程; (5) 檢查自啟動性,若在所設(shè)計(jì)電路中存在無效狀態(tài),則必須 檢查電路能否自啟動,如果不能

21、自啟動,則需修改設(shè)計(jì);(6) 畫出邏輯圖.例: 試設(shè)計(jì)一個(gè)“111”序列檢測器.要求: 當(dāng)連續(xù)輸入三個(gè) 或三個(gè)以上“1”時(shí),輸出為“1”,否則輸出為“0”.X: 0 1 1 0 1 1 1 0 1 1 1 1 0Z: 0 0 0 0 0 0 1 0 0 0 1 1 0解: (1) 建立原始狀態(tài)表S0: 輸入0以后的狀態(tài);(即未收 到一個(gè)“1”以前的狀態(tài))S1: 輸入一個(gè)“1”以后的狀態(tài); S2: 連續(xù)輸入二個(gè)“1”以后的狀態(tài); S3: 連續(xù)輸入三個(gè)或三個(gè)以上“1” 以后的狀態(tài)S0 S0/0 S1/0S1 S0/0 S2/0S2 S0/0 S3/1S3 S0/0 S3/1 0 1XSS0 S1S3 S21/01/01/10/00/00/00/01/1X/Z原始狀態(tài)圖S0 S1S3 S21/01/01/10/00/00/00/01/1X/Z狀態(tài)S2和S3 在相同的輸入下有相同的輸出,而次態(tài)也相同,稱S2和S3兩個(gè)狀態(tài)等價(jià).等價(jià)狀態(tài)僅需保留一個(gè). 這里,去除S3, 保留S2, 可

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