常用時(shí)序分析報(bào)告SDC

1、常用時(shí)序分析SDC命令參考（一）1. Define desig n en viro nment1.1.Set_operati ng_con diti ons1.2.Set_wire_load_model1.3.Set_driv in g_cell1.4.Set_load1.5.Set_fa no ut_load1.6.Set_minibrary2. Set desig n con stra ints2.1. Desig n rule con stra ints2.1.1. Set_max_transition2.1.2. Set_max_fanout2.1.3. Set max capacit

2、anee2.2. Desig n optimizati on con stra ints2.2.2. create_generated_clock2.2.3. Set_clock_latency2.2.4. Set_propagated_clock2.2.5. Set_clock_uncertainty2.2.6. Set_input_delay2.2.7. Set_output_delay2.2.8. Set max area3. Other comma nds3.1.set_clock_groups3.2.set_false_path3.3.set_case_a nalysis3.4.se

3、t_max_delay1. Do not exist in timing fix sdc file:1.1.Set_max_area1.2.set_operati on_con diti ons1.3.set_wire_load_model1.4.set ideal*2. Must be placed in timing fix sdc file:2.1.Set_clock_u ncerta in ty,2.2.set_max_tra nsiti on2.3.set_propagated_clockcreate_clock在當(dāng)前設(shè)計(jì)中創(chuàng)建一個(gè)時(shí)鐘語(yǔ)法：status create_clock -

4、n ame clock_ name -addsource_ojbects -period period_value -waveform edge_list數(shù)據(jù)類型：clock_ name字符source_objects列表period_value浮點(diǎn)edge_list列表參數(shù)：-n ameclock_ name指定時(shí)鐘名稱。如果你不使用該選項(xiàng)，時(shí)鐘名稱將會(huì)與第一個(gè)時(shí)鐘源在source_objects指定的一樣。如果你沒(méi)有使用souce_objects ，你就必須使用本選項(xiàng)，它會(huì)創(chuàng)建一個(gè)與端口或接腳無(wú)關(guān)的虛擬時(shí)鐘。本選項(xiàng)與source_objects一起使用可以為時(shí)鐘增加一個(gè)描述性的名稱。如果你

5、使用-add選項(xiàng)，你必須使用-name選項(xiàng)，并且要為有相同源的時(shí)鐘分配不同的名 稱。（注解：-name如果省略，就必須要指定創(chuàng)建時(shí)鐘的節(jié)點(diǎn)。這也是默認(rèn)的做法。不指定時(shí)鐘創(chuàng)建節(jié)點(diǎn)的意思就是指創(chuàng)建一個(gè)虛擬時(shí)鐘。如果既指定了時(shí)鐘節(jié)點(diǎn)，有寫(xiě)了-name選項(xiàng)，這個(gè)-name可以認(rèn)為是一個(gè) alias。）（疑難點(diǎn)：虛擬時(shí)鐘，-add選項(xiàng)）-add指明是否將該時(shí)鐘加到已存在的時(shí)鐘中或?qū)⑵涓采w。使用本選項(xiàng)抓取有相同源不同波形， 進(jìn)行同時(shí)分析的復(fù)合時(shí)鐘。你使用該選項(xiàng)時(shí)，必須使用-name選項(xiàng)。定義在相同源接腳或端口的復(fù)合時(shí)鐘相比一個(gè)單一時(shí)鐘，會(huì)導(dǎo)致更長(zhǎng)的運(yùn)行時(shí)間和更高的存占用。因?yàn)闀r(shí)序綜合引擎必須搜索所有開(kāi)始（

6、launch）和截?。╟apture）組合的可能性。使用set_false_path命令限制不期望的組合。該選項(xiàng)在默認(rèn)為關(guān)閉，除非復(fù)合時(shí)鐘分析的相關(guān)變量 timing_enable_multiple_clocks_pre_reg被設(shè)為 true。（疑難點(diǎn)：timing_enable_multiple_clocks_per_reg， -add）（注意，這是 create_clock命令，它也是有-add選項(xiàng)的。）（舉一個(gè)簡(jiǎn)單的例子，對(duì)于一個(gè)輸入時(shí)鐘端口，你創(chuàng)建了兩個(gè)時(shí)鐘。第二個(gè)時(shí)鐘創(chuàng)建的 時(shí)候使用了 -add選項(xiàng)。則，看timing路徑的時(shí)候，就會(huì)發(fā)現(xiàn)clk1和clk2互相檢查的情況。這種情況是

7、不真實(shí)的。需要使用false path把它們進(jìn)行設(shè)置。這屬于兩時(shí)鐘物理互斥的疇。）source_objects指定應(yīng)用于時(shí)鐘的接腳或端口的列表。如果你沒(méi)有使用本選項(xiàng)，你必須使用-nameclock_ name，它會(huì)創(chuàng)建一個(gè)與接腳或端口無(wú)關(guān)的虛擬時(shí)鐘。如果你指定的時(shí)鐘已經(jīng)在接腳上了，舊的時(shí)鐘會(huì)被取代，除非你增加-add選項(xiàng)。-period period_value以庫(kù)時(shí)間單位指定時(shí)鐘波形的周期-waveformedge_list以庫(kù)時(shí)間單位指定整個(gè)時(shí)間周期中時(shí)鐘的上升或下降沿時(shí)間。列表中第一個(gè)時(shí)間是上升轉(zhuǎn)換，通常第一個(gè)上升轉(zhuǎn)換在時(shí)間零點(diǎn)之后。這里增加次數(shù)必須是偶數(shù)，并且它們假定為交替的上升和下降

8、時(shí)間。數(shù)值上，為一個(gè)完整時(shí)鐘周期。如果-waveform edge_list沒(méi)有設(shè)定，但有 -period period_value ，默認(rèn)情況，波形假定為一個(gè)0.0上升沿和一個(gè) period_value/2 下降沿。（疑難點(diǎn)：通過(guò)-waveform 把波形給畫(huà)岀來(lái)。但是， -period 是必須要寫(xiě)的。也就是說(shuō)， 你可以只使用-period 指定一個(gè)時(shí)鐘周期。默認(rèn)是50%占空比，且先1后0。如果想創(chuàng)建占空比不是50%的時(shí)鐘，就要通過(guò)-waveform來(lái)描述了，第一個(gè)上升的位置在什么時(shí)刻, 下降的位置在什么時(shí)刻。）（和create_generate_clock中的-edge選項(xiàng)很容易混淆?。┟?/p>

9、述：create_clock命令在當(dāng)前設(shè)計(jì)中創(chuàng)建一個(gè)時(shí)鐘。該命令在當(dāng)前設(shè)計(jì)中定義指定的source_objects作為時(shí)鐘源。一個(gè)接腳或端口可以成為一個(gè)單時(shí)鐘源。如果source_objects 沒(méi)有指定，但clock_name給定，一個(gè)虛擬時(shí)鐘會(huì)被創(chuàng)建。一個(gè)虛擬時(shí)鐘可以被創(chuàng)建，代表一個(gè)片 外時(shí)鐘用于描述輸入或輸岀延遲。更多關(guān)于輸入和輸岀延遲的信息，可以閱讀set_i nput_delay和口 set_oupt_delay參考。時(shí)鐘影響到時(shí)鐘網(wǎng)絡(luò)的屬性，比如dont_touch_network,fix_hold 和propagated_clock 。使用create_clock在已存在的時(shí)鐘上

10、會(huì)覆蓋時(shí)鐘上已有的屬性。create_clock也同時(shí)定義時(shí)鐘波形。時(shí)鐘允許每個(gè)周期多脈沖形式。建立和保持路徑延遲是從時(shí)鐘波形路徑的起點(diǎn)到終點(diǎn)自動(dòng)衍生的。 fix_hold 屬性（用 set_fix_hold 設(shè)定）指導(dǎo) compile 修復(fù)時(shí)鐘保持（hold） 錯(cuò)誤。默認(rèn)狀態(tài)，時(shí)鐘對(duì)應(yīng)一組路徑。該組與時(shí)鐘相關(guān)的終點(diǎn)用于估算函數(shù)的計(jì)算。要將時(shí)鐘從分配的組中刪除，使用 group_path命令分配時(shí)鐘到另一個(gè)組或默認(rèn)路徑組。更多的信息可參考 group_path 命令幫助。新的時(shí)鐘有理想時(shí)序，不能通過(guò)時(shí)鐘網(wǎng)絡(luò)傳播延遲。使用set_propagated_clock 命令讓時(shí)鐘能夠進(jìn)行延遲傳播。要添

11、加偏差（skew）和不確定因素（uncertainty ）到理想波形中，使用set_clock_latency 或 set_clock_uncertainty命令。顯示當(dāng)前設(shè)計(jì)中所有時(shí)鐘源信息，使用report_clock 命令。得到時(shí)鐘源列表，使用get_clocks命令。返回所有與特定時(shí)鐘相關(guān)的序列單元，使用all_registers命令。取消create_clock ，使用 remove_clock 命令。多條件多模式支持：該命令僅使用當(dāng)前方案中的信息。例：【不規(guī)則占空比】在端口 PHI1創(chuàng)建時(shí)鐘周期為 10, 上升在5.0，下降在9.5.create_clock “ PHI1 ” pe

12、riod 10 waveform 5.0 9.5【特殊】在端口 PHI2創(chuàng)建時(shí)鐘周期為 10,下降在5,上升在10create_clock“PHI2-period 10- waveform 10 15【周期多脈沖】在接腳u12/Z創(chuàng)建時(shí)鐘CLK,周期25，下降在0.0，上升在5.0，下降在 10.0，上升在 15.0create_clock“ u13/Z”-name “ CLK'- period 25-waveform 5 10 15 25【典型，但是是一個(gè)虛擬時(shí)鐘】創(chuàng)建一個(gè)虛擬時(shí)鐘 PHI2，周期10，上升在0.0，下降在5.0create_clock - name "PH

13、I2”- period 10- waveform 0.0 5.0【更為復(fù)雜】創(chuàng)建多源復(fù)合波形時(shí)鐘create_clock - name “ clk2 ”- period 10-clkge n1/Z clkge n2/Z clkge n3/Z（注解：相當(dāng)于在三個(gè)端子上都創(chuàng)建了同一個(gè)形態(tài)的時(shí)鐘。這個(gè)時(shí)鐘具有周期10，在0時(shí)刻上升，在2時(shí)刻下降，在4時(shí)刻上升，在 6時(shí)刻下降。在10時(shí)刻上升. 也就是說(shuō)，10時(shí)刻的 動(dòng)作，等同于0時(shí)刻。后面的話就是周期的復(fù)制了。）更多：all_clocks, all_registers, check_ti ming, compile, curre nt_desig n

14、, get_clocks, group_path, remove_clock, reset_desig n, set_clock_late ncy, set_clock_u ncerta in ty, set_do nt_touch_ network, set_fix_hold, set_max_delay, set_output_delay, set_propagated_clockcreate_ge nerated_clock創(chuàng)建一個(gè)生成時(shí)鐘語(yǔ)法：stri ng create_ge nerated_clock-n ame clock_ name-addsource_objects-sour

15、ce master_p in-divide_by divide_factor | multiply_by multiply_factor-duty_cycle perce nt-in vert-pre in vert-edges edge_list-dege_shift dege_shift_list-comb in ati on al數(shù)據(jù)類型：clock_ name字符source_objects列表master_p in列表clock字符divide_factor整數(shù)multiply_factor整數(shù)perce nt浮點(diǎn)edge_list列表edge_shift_list列表參數(shù)：-n a

16、me clock_ name-source 設(shè)定的指定生成時(shí)鐘的名稱。如果你不使用本選項(xiàng)，時(shí)鐘接受與第一個(gè)時(shí)鐘的 名稱相同的名稱。如果你使用-add選項(xiàng)，你必須使用-name選項(xiàng),相同的名稱。-add 指定是否增加這個(gè)時(shí)鐘到已經(jīng)存在的時(shí)鐘中或?qū)⑵涓采w。使用本選項(xiàng)去截取相同源的復(fù) 合時(shí)鐘。理想狀態(tài)，一個(gè)生成時(shí)鐘必須設(shè)定為每個(gè)時(shí)鐘扇岀的源接腳。如果你使用該選 項(xiàng)，必須同時(shí)使用-n ame選項(xiàng)。定義相同源接腳或端口的復(fù)合時(shí)鐘，會(huì)增加運(yùn)行時(shí)間和需要更多的存，因?yàn)闀r(shí)序綜合引 擎搜索啟動(dòng)與截取組合的所有可能。使用set_false_path取消不希望有的組合。默認(rèn)狀態(tài)，忽略該選項(xiàng)，除非將timing_en

17、able_multiple_clock_per_reg變量設(shè)為true 打開(kāi)復(fù)合時(shí)鐘分析.source_objects指定一組端口或接腳定義為要產(chǎn)生的生成時(shí)鐘源-source master_p in指定主時(shí)鐘接腳，可以是一個(gè)主時(shí)鐘源接腳或被主時(shí)鐘驅(qū)動(dòng)的一個(gè)接腳，并且是驅(qū)動(dòng)生 成時(shí)鐘定義的接腳。主接腳的時(shí)鐘波形用于驅(qū)動(dòng)生成時(shí)鐘波形。-master_clock clock如果多個(gè)時(shí)鐘扇入這個(gè)主接腳，指定主時(shí)鐘用于這個(gè)生成時(shí)鐘。-divider_by divide_factor指定頻率被除數(shù)。如果divide factor為2，生成時(shí)鐘周期是主時(shí)鐘周期的兩倍。-multiply_by multipl

18、y_factor指定頻率倍數(shù)。如果 multiply_factor 為3,則生成時(shí)鐘周期為原先的三分之一。-duty_cycle perce nt指定倍頻使用時(shí)的占空比。允許 0-100之間的數(shù)值。占空比是高電平脈沖寬度。-in vert反轉(zhuǎn)生成時(shí)鐘信號(hào)，不管主接腳上，源時(shí)鐘反應(yīng)或判斷（sense）是單因素決定（unate）還是非單因素決定（non-un ate）（遇到倍頻時(shí)）。-prei nvert創(chuàng)建一個(gè)生成時(shí)鐘基于反轉(zhuǎn)的時(shí)鐘信號(hào)，僅當(dāng)主接腳源時(shí)鐘有非單因素決定反應(yīng)，或生成時(shí)鐘不被反轉(zhuǎn)，僅當(dāng)該選項(xiàng)沒(méi)有被指明時(shí)。-invert與-prei nvert不同之處在于，-in vert先創(chuàng)建生成時(shí)

19、鐘后反轉(zhuǎn)信號(hào)，而prei nvert是先反轉(zhuǎn)信號(hào)，再創(chuàng)建生成時(shí)鐘。-edges edge_list指定正整數(shù)列表，代表形成生成時(shí)鐘沿的源時(shí)鐘沿。沿解釋為交替變化的上升和下降沿，并且每個(gè)沿不小于它之前的沿。沿的數(shù)值必須是不小于3的奇數(shù)，用來(lái)創(chuàng)建一個(gè)完整的生成時(shí)鐘的波形。第一個(gè)沿必須大于或等于1。比如，1代表第一個(gè)源邊沿，2代表第二個(gè)源邊沿，依次類推。-edge_shift edge_shitf_list指定浮點(diǎn)數(shù)列表代表偏移量，指定的沿經(jīng)過(guò)變化產(chǎn)生最終的生成時(shí)鐘波形，單位與庫(kù)時(shí) 鐘單位相同。指定的沿偏移量必須等于沿指定的數(shù)值。數(shù)值可以為正或負(fù)。正數(shù)表示延 后，負(fù)的表示提前。比如， 1代表相應(yīng)的沿

20、被延后了 1個(gè)時(shí)間單位。-comb in ati onal指定源滯后路徑，作用于某個(gè)類型的生成時(shí)鐘，其包含主時(shí)鐘傳播組合路徑上的邏輯。 源滯后路徑不會(huì)通過(guò)序列單元的時(shí)鐘接腳，透明鎖存器數(shù)據(jù)接腳，或其他生成時(shí)鐘的源 接腳。描述：create_ge nerated_clock命令在當(dāng)前設(shè)計(jì)中創(chuàng)建一個(gè)生成時(shí)鐘。該命令定義一個(gè)對(duì)象列表作為當(dāng)前設(shè)計(jì)生成時(shí)鐘源。你可以指定接腳或端口作為生成時(shí)鐘對(duì)象。命令同時(shí)指定被生成時(shí)鐘源。使用該命令的優(yōu)勢(shì)在于，無(wú)論何時(shí)主時(shí)鐘發(fā)生改變，生成時(shí)鐘也同時(shí)發(fā)生改變。生成時(shí)鐘可以進(jìn)行變頻處理，降低頻率時(shí)使用-divide_by 選項(xiàng)，增加頻率時(shí)使用 -multiply_by選項(xiàng)，

21、沿派生使用-edge選項(xiàng)。另外，頻率在除或乘時(shí)也可以用-invert 選項(xiàng)進(jìn)行反轉(zhuǎn)。沿派生時(shí)鐘的沿偏移使用-edge_shift 選項(xiàng)。-edge_shift 使用在對(duì)沿的故意偏移，而非時(shí)鐘滯后。如 果生成時(shí)鐘使用 divide_factor 是2的幕，主時(shí)鐘上升沿被用來(lái)決定生成時(shí)鐘的沿。如果 divider_factor 不是2的幕，則是從對(duì)主時(shí)鐘沿尺寸改變得來(lái)。對(duì)已有的 generated_clock使用 create_generated_clock，會(huì)覆蓋已有的 generated_clock屬性。gen erated_clock 在時(shí)序分析時(shí)被擴(kuò)展為真實(shí)的時(shí)鐘。以下命令能夠引用gen

22、erated_clock:set_clock_late ncyset_clock_u ncerta intyset_propagated_clockset_clock_tra nsiti on顯示有關(guān)生成時(shí)鐘的信息使用report_clock 命令。多條件多模式支持：該命令僅使用當(dāng)前方案中的信息。例：創(chuàng)建頻率-divide_by 2的生成時(shí)鐘create_generated_clock- divide_by 2- source CLK get_pins foo創(chuàng)建頻率-divide_by3的生成時(shí)鐘。主時(shí)鐘周期為 30,主波形為24 36，則生成時(shí)鐘周期為90,波形為72 108create_

23、gneraged_clock - divide_by 3- source CLK get_pins div3/Q創(chuàng)建頻率-multiply_by 2的生成時(shí)鐘，占空比為60%。create_generated_clock- multiply_by 2- duty_cycle 60- source CLK get_pins fool創(chuàng)建頻率-multiply_by3的生成時(shí)鐘，占空比不變。如果主時(shí)鐘周期為30，主波形為24 36，生成周期為10，波形為8 12create_gnerated_clock - multiply_by 3- source CLK get_pins div3/Q創(chuàng)建生成

24、時(shí)鐘沿為主時(shí)鐘的1,3,5沿。如果主時(shí)鐘周期為30 ,波形24 36,生成時(shí)鐘周期為60 ,波形為24 54create_generated_clock- edges 1 3 5- source CLK get_pints foo2與上個(gè)例子相似，但沿偏移1個(gè)單位。如果主周期為30,主波形為24 36，生成時(shí)鐘周期為60 , 波形為25 55create_generated_clock- edges 1 3 5- edge_shift 1 1 1- source CLK get_pinsfoo2創(chuàng)建一個(gè)反轉(zhuǎn)時(shí)鐘create_generated_clock- divider_by 2- inve

25、rt更多check_ti ming, create_clock, get_ge nerated_clocks, remove_ge nerated_clock,report_clock, set_clock_late ncy, set_clock_u nertain ty, set_propagated_clock, timi ng_e nable_multiple_clocks_per_regset_clock_groups指定設(shè)計(jì)中，時(shí)鐘組互相排斥或彼此異步。因此，這些時(shí)鐘之間的路徑不會(huì)在時(shí)序分析時(shí)被考慮。語(yǔ)法：Boolea n set_clock_groups-physically_ex

26、clusive|-logically_exclusive|-as yn chr onous-allow_paths-n ame n ame-group clock_list參數(shù)：-physicall_exclusive指定時(shí)鐘組在物理上彼此排斥。物理排斥時(shí)鐘不能同時(shí)存在在實(shí)際物理設(shè)計(jì)中。比如多個(gè)時(shí)鐘定義在同一個(gè)源接腳。-physical_exclusive, -logically_exclusive和-as yn chro nous選項(xiàng)是相互排斥的，你只能選擇其中一個(gè)。-logicall_exclusive兩個(gè)時(shí)鐘排斥類型，一個(gè)是物理排斥，另一個(gè)是邏輯排斥。邏輯排斥的例子比如MUX多路選擇。但

27、如果存在物理路徑，就不推薦對(duì)多路選擇時(shí)鐘進(jìn)行排斥設(shè)定。-physically_exclusive, -logically_exclusive和口 -as yn chro nous選項(xiàng)是互相排斥的，你只能選擇其中一個(gè)。-asynchr onous指定時(shí)鐘組是彼此異步的。兩個(gè)時(shí)鐘是異步的如果它們彼此之間沒(méi)有相位關(guān)系。信號(hào)完 整性分析使用一個(gè)無(wú)限到達(dá)窗口給干擾源，除非所有到達(dá)窗口的受噪聲干擾的連線和干 擾源的連線由同步時(shí)鐘控制。-physically_exclusive, -logically_exclusive和-as yn chro nous選項(xiàng)是互相排斥的，你只能選擇其中一個(gè)。-allow_p

28、aths允許在指定的時(shí)鐘組之間進(jìn)行時(shí)序分析。如果這一選項(xiàng)沒(méi)有被使用，在時(shí)鐘之間的時(shí)序 分析會(huì)被禁止。該選項(xiàng)僅可以用于異步時(shí)鐘組。-n ame n ame指定被創(chuàng)建時(shí)鐘組的名稱。每個(gè)命令只能指定一個(gè)唯一的名稱，這些名稱指明指定時(shí)鐘 組的排斥或異步關(guān)系，并且這個(gè)名稱之后也便于對(duì)時(shí)鐘組定義的刪除。默認(rèn)情況下，命 令創(chuàng)建一個(gè)唯一的名稱。-group clock_list指定一個(gè)時(shí)鐘列表。你可以多次使用-group選項(xiàng)在一條執(zhí)行命令中。每個(gè)-group循環(huán)設(shè)定一組時(shí)鐘，與其他所有時(shí)鐘組是排斥或異步關(guān)系。如果僅有一個(gè)組被指定，這意味著該組與其他所有時(shí) 鐘是排斥或異步的。包含其他時(shí)鐘的另一個(gè)組也同時(shí)會(huì)產(chǎn)生。

29、無(wú)論何時(shí)一個(gè)新的時(shí)鐘被 創(chuàng)建，它會(huì)自動(dòng)地加入到這個(gè)組。給clock_list替換上你希望的列表。描述：指定設(shè)計(jì)中的時(shí)鐘組彼此排斥或異步。這些時(shí)鐘之間的時(shí)序路徑在時(shí)序分析時(shí)不會(huì)被考慮，除非使用-allow_paths 選項(xiàng)。一條set_clock_groups執(zhí)行命令不能對(duì)同一時(shí)鐘定義多次，但可以多次使用該命令把它加入到多個(gè)分組中。兩個(gè)不同類型的互斥時(shí)鐘在簡(jiǎn)單時(shí)序分析時(shí)不會(huì)視為不同。然而，信號(hào)完整性分析會(huì)在時(shí)序窗口視邏輯排斥時(shí)鐘為異步。物理排斥時(shí)鐘不會(huì)被時(shí)序窗口分析所考慮。這些排斥或異步時(shí)鐘之間的路徑不會(huì)在時(shí)序分析時(shí)被搜索，除非使用-allow_path 設(shè)定。這類似于在時(shí)間之間設(shè)定禁止路徑(f

30、alse path)。因此你無(wú)需人為的再次設(shè)定禁止路徑。如果一個(gè)在兩個(gè)排斥或異步時(shí)鐘之間禁止路徑已經(jīng)設(shè)定，那么set_clock_groups產(chǎn)生的禁止路徑會(huì)將其覆蓋。其他不會(huì)受影響。當(dāng)時(shí)鐘彼此異步，在時(shí)序窗口重疊分析時(shí)，串?dāng)_分析忽略之間的時(shí)序關(guān)系。這一情形也可稱為無(wú)限窗口重疊。對(duì)于同步時(shí)鐘沒(méi)有無(wú)限窗口重疊，結(jié)果會(huì)變得樂(lè)觀。所以當(dāng)時(shí)鐘不彼此同步時(shí)， 使用 set_clock_groups - asynchronous 是十分重要的。當(dāng)一些排斥或異步時(shí)鐘組被定義時(shí)，一個(gè)生成時(shí)鐘和它的主時(shí)鐘默認(rèn)不在同一分組中。如果有必要，你必須明確地將他們讓在一起。如果多個(gè)時(shí)鐘組關(guān)系為相同成對(duì)時(shí)鐘而定義，物理排斥

31、有最高優(yōu)先級(jí)，其次是異步和邏輯排斥。取消set_clock_groups 設(shè)定，使用remove_clock_groups 命令。報(bào)告設(shè)計(jì)中的時(shí)鐘分組，使用 report_clock命令力廿-groups 選項(xiàng)。多條件多模式支持： 該命令從當(dāng)前方案中讀取信息例：定義兩個(gè)異步時(shí)鐘域set_clock_groups - asynchronous- name g1 - group CLK1 - group CLK2定義一個(gè)名為CLK1的時(shí)鐘作為與其他時(shí)鐘異步的時(shí)鐘set_clock_groups- asynchronous- group CLK1顯示同時(shí)分析多個(gè)時(shí)鐘每個(gè)寄存器而無(wú)需手工設(shè)定禁止路徑。

32、假設(shè)有兩對(duì)相互排斥的時(shí)鐘被復(fù)用:CLK1 和 CLK2,CLK3 和 CLK4每對(duì)時(shí)鐘被不同的信號(hào)選擇，你必須執(zhí)行兩次來(lái)同時(shí)分析四個(gè)時(shí)鐘：set_clock_groups - logically_exclusive- group CLK1 - group CLK2set_clock_groups - logically _excluseive- group CLK3 - group CLK4如果每對(duì)由相同信號(hào)選擇，則只要一條命令：set_clock_groups - logically_exclusive- group CLK1 CLK3 - group CLK2 CLK4定義 CLK1和CL

33、K2作為物理排斥set_clock_groups physically_exclusive-group CLK1 - group CLK2更多：remove clock groups, report clock, set false path, create clock,create_ge nerated_clockset_false_path刪除特殊路徑時(shí)序約束語(yǔ)法：int set_false_path-rise | -fall -setup | -hold-from from_list| -rise_from rise_fromist|fall_from fall_fromist-thro

34、ugh through_list -rise_through rise_through_list -fall_through fall_through_list-to to_list| -rise_to rise_to_list| -fall_to fall_to_list-reset_path數(shù)據(jù)類型：fromistrise_fromist fall_fromistthroughistrise_through_listfall_throughist列表列表列表列表列表列表to_list列表rise_to_list列表fall_to_list列表參數(shù)：-rise標(biāo)識(shí)上升延遲禁止，以路徑的終點(diǎn)作

35、為衡量依據(jù)。如果你沒(méi)有指定-rise 或-fall ,上升或下降時(shí)序都標(biāo)識(shí)為禁止。-fall標(biāo)識(shí)下降延遲禁止，以路徑的終點(diǎn)作為衡量依據(jù)。如果你沒(méi)有指定-rise 或-fall ，上升或下降時(shí)序都標(biāo)識(shí)為禁止。-setup標(biāo)識(shí)建立（最大）路徑為禁止。-setup取消指定路徑的建立檢查。如果你沒(méi)有指定-setup 或-hold，建立和保持都標(biāo)識(shí)為禁止。-hold標(biāo)識(shí)保持（最小）路徑為禁止。-hold取消指定路徑的保持檢查。如果你沒(méi)有指定-setup或-hold，建立和保持都標(biāo)識(shí)為禁止。-from fromis指定禁止路徑的起點(diǎn)（時(shí)鐘、端口、接腳或單元）。如果你沒(méi)有指定一個(gè)from_list ，所有終

36、點(diǎn)在to_list的路徑都被設(shè)為禁止。from_list可以包含時(shí)鐘、接腳或端口。如果你指定一個(gè)時(shí)鐘，所有起點(diǎn)與指定時(shí)鐘相關(guān)的路徑都會(huì)有影響。如果你指定一個(gè)部接腳，接腳必須是一個(gè)路徑的起點(diǎn)（比如一個(gè)觸發(fā)器的時(shí)鐘接腳）。如果一個(gè)單元被指定，起 點(diǎn)在單元上的路徑也會(huì)被影響到。-rise_from rise_from_list與-from選項(xiàng)相同，除了通過(guò)路徑上指定的對(duì)象時(shí)，必須是上升狀態(tài)。如果一個(gè)時(shí)鐘對(duì) 象被指定，這個(gè)選項(xiàng)選擇由相同時(shí)鐘驅(qū)動(dòng)的起點(diǎn)，但僅在時(shí)鐘源由時(shí)鐘上升沿啟動(dòng)的路 徑考慮沿時(shí)鐘路徑的任意邏輯反轉(zhuǎn)。你僅能使用-from,-rise_from 和-fall_from 中的一個(gè)選項(xiàng)。-f

37、all_from fall_fromist與-from選項(xiàng)相同，除了通過(guò)路徑上指定的對(duì)象時(shí)，必須是下降狀態(tài)。如果一個(gè)時(shí)鐘對(duì)象被指定，這個(gè)選項(xiàng)選擇由相同時(shí)鐘驅(qū)動(dòng)的起點(diǎn)，但僅在時(shí)鐘源由時(shí)鐘下降沿啟動(dòng)的路徑考慮沿時(shí)鐘路徑的任意邏輯反轉(zhuǎn)。你僅能使用-from,-rise_from 和-fall_from 中的一個(gè)選項(xiàng)。-through through_list當(dāng)前設(shè)計(jì)路徑通過(guò)點(diǎn)（端口、接腳或子單元名稱）的列表。禁止路徑僅為通過(guò)路徑的點(diǎn) 在throught_list列表中。如果不止一個(gè)對(duì)象，你必須使用引號(hào)或花括號(hào)。如果你多次使用-through選項(xiàng)，禁止路徑設(shè)定應(yīng)用給那些路徑通過(guò)在每個(gè)給定的按順序排列的

38、 through_list列表中的一個(gè)成員。也就是說(shuō)，路徑必須首先通過(guò)第一個(gè)through_list中的一個(gè)成員，接著通過(guò)第二個(gè)列表的一個(gè)成員，像這樣依次通過(guò)每個(gè)指定列表。如果 你使用了 -through 選項(xiàng)組合-from或-to選項(xiàng)，禁止路徑僅當(dāng)-from 或-to條件被滿足, 并且-through條件也被滿足時(shí)有效。-rise_through rise_through_list與-through選項(xiàng)相同，但，僅作用于上升轉(zhuǎn)變發(fā)生在指定對(duì)象的路徑。你可以在一條命令中多次使用-rise_through 選項(xiàng)，就你-through 選項(xiàng)一樣。-fall_through fall_through

39、ist與-through選項(xiàng)相同，但，僅作用于下降轉(zhuǎn)變發(fā)生在指定對(duì)象的路徑。你可以在一條命令中多次使用-fall_through 選項(xiàng)，就你-through 選項(xiàng)一樣。-to to_list指定禁止路徑的結(jié)束點(diǎn)（時(shí)鐘、端口、接腳或單元）。如果你沒(méi)有指定一個(gè)列表，所有 起點(diǎn)設(shè)定在from_list 中的路徑都被設(shè)定為禁止。to_list 可以包含時(shí)鐘、接腳或端口 如果你設(shè)定一個(gè)時(shí)鐘，所有與時(shí)鐘相關(guān)的終點(diǎn)都會(huì)被考慮。如果你設(shè)定一個(gè)部接腳，接 腳必須是一個(gè)路徑的終點(diǎn)（比如一個(gè)觸發(fā)器的數(shù)據(jù)接腳）。如果你指定一個(gè)單元，終點(diǎn) 在單元上的路徑會(huì)有影響。-rise_to rise_t oist與-to選項(xiàng)相同

40、，但僅應(yīng)用于終點(diǎn)為上升狀態(tài)的路徑。如果指定的是一個(gè)時(shí)鐘對(duì)象，該 選項(xiàng)選擇由相同時(shí)鐘驅(qū)動(dòng)的終點(diǎn)，但只有被時(shí)鐘源上升沿截取的路徑，考慮沿時(shí)鐘路徑 的任意邏輯反轉(zhuǎn)。你僅能使用-to、-rise_to 和-fall_to中的一個(gè)選項(xiàng)。-fall_to fall_to_list與-to選項(xiàng)相同，但僅應(yīng)用于終點(diǎn)為下降狀態(tài)的路徑。如果指定的是一個(gè)時(shí)鐘對(duì)象，該 選項(xiàng)選擇由相同時(shí)鐘驅(qū)動(dòng)的終點(diǎn)，但只有被時(shí)鐘源下降沿截取的路徑，考慮沿時(shí)鐘路徑 的任意邏輯反轉(zhuǎn)。你僅能使用-to、-rise_to 和-fall_to中的一個(gè)選項(xiàng)。-reset_path刪除已存在的點(diǎn)到點(diǎn)，除了指定路徑上的信息。僅相同上升/下降或建立/保

41、持的信息被復(fù)位。這與在 set false path岀現(xiàn)之前，使用reset path命令帶類似參數(shù)的效果一樣。描述：set_false_path 可以禁止最大延遲（建如你所知，刪除特定路徑的時(shí)序約束不影響電路控制 立）檢查和最小延遲（保持）檢查。set_false_path命令禁止從路徑起點(diǎn)、途徑點(diǎn)到終點(diǎn)的時(shí)序。路徑起點(diǎn)是輸入端口或寄存器時(shí)鐘接腳。路徑途徑點(diǎn)可以是單元、接腳或端口。路徑終點(diǎn)是寄存器的數(shù)據(jù)接腳或輸出端口。要禁止當(dāng)前設(shè)計(jì)中一個(gè)特定單元的時(shí)序，使用set_disable_timi ng。這會(huì)從單元時(shí)序圖上刪除特定的時(shí)序弧。如此，路徑上經(jīng)過(guò)這些弧的路徑就無(wú)法通過(guò)了。set_false

42、_path命令仍然允許通過(guò)這些路徑，只不過(guò)它們的時(shí)序約束被刪除了。set_false_path是一個(gè)點(diǎn)到點(diǎn)的時(shí)序排除命令。這就意味著對(duì)于一個(gè)或更多時(shí)序路徑，它幫助重寫(xiě)了默認(rèn)單周期時(shí)序關(guān)系。其他點(diǎn)到點(diǎn)時(shí)序排除命令包括set_max_delay、set_min_delay 和set_multicycle_path 。如果一個(gè)路徑滿足多時(shí)序排除，以下規(guī)則協(xié)助決定哪個(gè)排除產(chǎn)生作用。與-from相關(guān)的規(guī)則與-rise_from 和-fall_from 有相同的應(yīng)用，與 -through 和-to上升和下降選項(xiàng)類似。1. 兩個(gè)group_path命令可能彼此沖突。但一個(gè)group_path自身排除不會(huì)與另

43、一個(gè)類型的 排除相沖突。所剩下的規(guī)則應(yīng)用到兩個(gè)group_path排除或兩個(gè)非 group_path排除。如果兩個(gè)排除都是set_false_path。它們沒(méi)有沖突。如果一個(gè)排除是set_max_delay，另一個(gè)是 set_min_delay ，它們沒(méi)有沖突。女口果一個(gè)排除是set_multicycle_path - hold，另一個(gè)是 set_multicycle_path -setup，它們沒(méi)有沖突。如果一個(gè)排除是如果一個(gè)排除是如果一個(gè)排除是如果一個(gè)排除有如果一個(gè)排除有如果一個(gè)排除有如果一個(gè)排除有如果一個(gè)排除有2.3.4.5.6.7.8.9.10.11.12.13.set_false_p

44、athset_max_delayset_min_delay，其他的不是，那么,，其他的不是，那么，其他的不是，那么，set_false_path set_max_delay set_min_delay優(yōu)先。優(yōu)先。優(yōu)先。排除附加限制性約束則優(yōu)先。對(duì)于-from pin 或-from cell，其他的不是，那么，前者優(yōu)先。-to pin 或-to cell，其他的不是，那么，前者優(yōu)先。-through poi nts，其他的不是，那么，前者優(yōu)先。-from clock，其他的不是，那么，前者優(yōu)先。-to clock，其他的不是，那么，前者優(yōu)先。set_max_delay 和口 set_multic

45、ycle_pathsetup ，有更低值的約束。對(duì)于set_min_delay 和set_multicycle_path - load有更高值的約束。取消 set_false_path 的影響，使用 reset_path 或 reset_design 使用report_timing_requirements列岀設(shè)計(jì)中點(diǎn)到時(shí)點(diǎn)排除路徑。多條件多模式支持：該命令僅使用當(dāng)前方案的信息例：刪除從ff12到ff34的時(shí)序約束set_false_path - from ff12- to ff34刪除通過(guò)u14/z到ff29/Reset ，并且在終點(diǎn)為上升狀態(tài)路徑的時(shí)序約束set_false_path -

46、rise -through u14 /Z- to ff29/Reset取消終點(diǎn)由時(shí)鐘 PHI1驅(qū)動(dòng)的保持檢查（最小延遲時(shí)序）。觸發(fā)器和鎖存器由時(shí)鐘PHI1驅(qū)動(dòng)的都要考慮建立時(shí)間沖突，但不考慮保持時(shí)間沖突。set_false_path - hold - to get_clocks PHI1刪除首次通過(guò) u1 /Z或u2/Z，又通u5/Z或u6/Z所有路徑的時(shí)序約束set_false_path-through u1/Z u2/Z- through u5/Z u6/Z取消通過(guò)u14/Z到達(dá)ff29/Reset 上升時(shí)序路徑-to ff29/Resetset_false_path - rise_thr

47、ough u14/Z更多:curre nt_desig n, reset_desig n, reset_path, set_disable_ti ming, set_max_delay.set_min_delay, set_multicycle_path set_case_a nalysis指定一個(gè)端口或接腳是在一個(gè)常數(shù)邏輯值1或0?；蛘弑徽J(rèn)為有上升或下降轉(zhuǎn)變。語(yǔ)法：stri ng set_case_a nalysisvalueport_or_pi nist數(shù)據(jù)類型：port_or_pi nist列表參數(shù)：value指定常數(shù)邏輯值或轉(zhuǎn)變，并賦值給接腳或端口。有效的常數(shù)值是0或1,zero或on

48、e有效的轉(zhuǎn)變值是rising 、falling 、rise和fall 。port_or_pi n_list案例分析的端口或接腳。命令執(zhí)行非反向常數(shù)傳播。描述：指定一個(gè)端口或接腳在常數(shù)邏輯值1或0.案例分析是一種方法，指定一個(gè)給定的模式，而無(wú)需改變網(wǎng)表結(jié)構(gòu)。對(duì)于當(dāng)前時(shí)序分析進(jìn)程，你可以指定一些信號(hào)在常數(shù)值或僅某一種轉(zhuǎn)變?nèi)プ鲵?yàn)證。但你指定案例分析為常數(shù)值時(shí)， 常數(shù)值通過(guò)網(wǎng)絡(luò)進(jìn)行傳播，只要通過(guò)邏輯的控制值是常數(shù)值。比如，如果你指定一個(gè) NAND'】的一個(gè)輸入為常數(shù) 0,它被傳播到 NAND勺輸岀，現(xiàn)在就被認(rèn)為是 邏輯常數(shù)1。這個(gè)被傳播的常數(shù)值，本身通過(guò)這個(gè)信號(hào)被傳播到所有單元的驅(qū)動(dòng)。轉(zhuǎn)變的案

49、例分析事件中，給定的接腳或端口僅在時(shí)序分析時(shí)考慮指定的轉(zhuǎn)變。其他轉(zhuǎn)變?yōu)榻?。所有分析命令使用案例分析信?hào)，包含排除路徑偵測(cè)算法使用report_timing 命令帶-true選項(xiàng)和-justify選項(xiàng)。你可使用案例分析（除模式命令外）完整地指定設(shè)計(jì)的模式。比如，你使用set_mode命令指定一個(gè)設(shè)計(jì)有TESTMOD的實(shí)例化模型，在時(shí)序分析時(shí)被禁止。另外，如果一個(gè)TESTMOD信號(hào)存在 在設(shè)計(jì)中，它可以被指定為常數(shù)邏輯值， 如此所有測(cè)試邏輯由 TESTMOD信號(hào)控制的都會(huì)被禁止。多條件多模式支持：該命令僅使用當(dāng)前方案的信息例：指定名為IN1的端口為常數(shù)，邏輯值為0set_case_a nalys

50、is 0 IN1指定如何關(guān)閉引用單元的TESTM OD模式。并將TEST_PORT端口設(shè)為常數(shù)，邏輯值為0.remove_mode TESTMODE U1/U2set_case_a nalysis 0 TEST_PORT指定接腳U1/U2/A僅考慮上升轉(zhuǎn)變。下降轉(zhuǎn)變對(duì)于這些接腳無(wú)效set_case_a nalysisrising U1/U2/A更多：remove_case_a nalysis, report_a nalysis, set_modeset_operat ing_con diti ons定義當(dāng)前設(shè)計(jì)的控制條件語(yǔ)法：Int set_operat ing_con diti ons-a

51、nalysis_type bc_wc | on_ chip_variatio n-min min_con diti on-max max_c on diti on-minibrary minib-max_library max_lib-min _phys min_proc-max_phys max_proc-library lib-object_list objectscon diti on數(shù)據(jù)類型：min_con diti on列表max_c on dit on歹列表objects列表con diti on歹歹表參數(shù)：-an alysis_typebc_wc | on _chip_varia

52、tio n設(shè)定分析的類型。兩個(gè)選項(xiàng)只能選擇其中一個(gè)。使用bc_wc或on_chip_variation切換設(shè)計(jì)到min_max模式。bc_wc值設(shè)定最小（快）最大（慢）控制條件是兩個(gè)極端的控制條 件。在bc_wc分析，用最大的控制條件分析SETUP用最小控制條件分析HOLD。on_chip_variation分析分別有最小和最大控制條件表示片上最大偏差的上下限。對(duì)所有 最大延遲的路徑運(yùn)用最大控制條件，對(duì)所有最小延遲的路徑運(yùn)用最小控制條件。-min min_con diti on指定用于最小延遲分析的控制條件。如果沒(méi)有指定，工具默認(rèn)使用最大控制條件。-min必須與-max同時(shí)使用。-max ma

53、x_c on diti on指定用于最大延遲分析的控制條件。-minibrary minib指定用于最短延遲分析，并包含有控制條件定義的庫(kù)?？梢允且粋€(gè)庫(kù)的名稱或集合。如 果是集合，工具將選擇集合中首個(gè)滿足條件的庫(kù)。-max_library max_lib指定用于最大延遲分析，并包含控制條件定義的庫(kù)?？梢允且粋€(gè)庫(kù)的名稱或集合。如果 是集合，工具將選擇集合中首個(gè)滿足條件的庫(kù)。-min _phys min_proc指定工藝資源名稱搜索相匹配的電阻和電容值，用于最小延遲分析。該選項(xiàng)必須與 -max_phys 一起使用。-max_phys max_proc指定工藝資源名稱搜索相匹配的電阻和電容值，用于最

54、大延遲分析。該選項(xiàng)必須與 -min_phys 一起使用。-library lib指定包含控制條件定義的庫(kù)，用于最小和最大延遲分析。可以是一個(gè)庫(kù)的名稱或集合。 如果是集合，工具將選擇集合中首個(gè)包含控制條件的庫(kù)。-object_list objects指定要設(shè)置控制條件的單元或端口。如果沒(méi)有指定，默認(rèn)為整個(gè)設(shè)計(jì)。該選項(xiàng)支持子單 元或子模塊。Con diti on指定有環(huán)境特征定義的條件，在最小最大延遲分析時(shí)使用。描述：該命令設(shè)定控制條件或環(huán)境特征，據(jù)此對(duì)當(dāng)前設(shè)計(jì)進(jìn)行時(shí)序或布局的優(yōu)化?？刂茥l件必須定義在.lib或link_library包含的任一庫(kù)中。 當(dāng)前設(shè)計(jì)的local_link_library 會(huì)被加到link_library的開(kāi) 頭，查找時(shí)優(yōu)先于link_library。庫(kù)搜索順序依次為：1. lib2. localin k_library3. lin k_library如果沒(méi)有為設(shè)計(jì)設(shè)定控制條件，compile命令尋找?guī)熘惺讉€(gè)庫(kù)的控制條件作為