基于FPGA的電子密碼鎖的設(shè)計論文

1、 基于FPGA的多功能電子密碼鎖參賽隊員：譚建軍摘要 基于FPGA設(shè)計的電子密碼鎖是一個小型的數(shù)字系統(tǒng)，與普通機械鎖相比, 具有許多獨特的優(yōu)點: 性好, 防盜性強, 可以不用鑰匙, 記住密碼即可開鎖等。目前使用的電子密碼鎖大部分是基于單片機技術(shù), 以單片機為主要器件, 其編碼器與解碼器的生成為軟件方式。在實際應(yīng)用中, 由于程序容易跑飛, 系統(tǒng)的可靠性能較差。本文介紹一種基于現(xiàn)場可編程門陣列FPGA 器件的電子密碼鎖的設(shè)計方法采用VHDL語言對系統(tǒng)進行描述，并在FLEX10K10LC84-4上實現(xiàn)。系統(tǒng)所實現(xiàn)的功能：用戶給電子密碼鎖設(shè)定一個密碼，當(dāng)使用本機鍵盤開鎖時，該密碼與用戶設(shè)定的密碼比較，

2、如果密碼正確，則開鎖；如果密碼不正確，則允許用戶重新輸入密碼，最多可輸入三次，若三次都不正確，則揚聲器報警，直到按復(fù)位鍵才允許再次輸入代碼。通過仿真調(diào)試，利用可編程器件FPGA的電子密碼鎖的設(shè)計基本達到了預(yù)期目的。當(dāng)然，該系統(tǒng)在一些細節(jié)的設(shè)計上還需要不斷的完善和改進，特別是對系統(tǒng)的擴展有很好的實用和設(shè)計的價值。關(guān)鍵詞：現(xiàn)場可編程門陣列,硬件描述語言,電子密碼鎖,揚聲器 24 / 251 緒言系統(tǒng)以利用可編程器件實現(xiàn)電子密碼鎖的設(shè)計為研究背景、現(xiàn)狀以與發(fā)展方向，明確指出了電子密碼鎖面臨的問題和所解決的方法。1.1課題背景基于FPGA的電子密碼鎖是新型現(xiàn)代化安全管理系統(tǒng)，它集微機自動識別技術(shù)和現(xiàn)代

3、安全管理措施為一體，它涉與電子，機械，計算機技術(shù)，通訊技術(shù)，生物技術(shù)等諸多新技術(shù)。它是解決重要部門出入口實現(xiàn)安全防管理的有效措施，適用各種場合，如銀行、賓館、機房、軍械庫、機要室、辦公間、智能化小區(qū)、工廠、家庭等。 在數(shù)字技術(shù)網(wǎng)絡(luò)技術(shù)飛速發(fā)展的今天，電子密碼鎖技術(shù)得到了迅猛的發(fā)展。它早已超越了單純的門道與鑰匙管理，逐漸發(fā)展成為一套完整的出入管理系統(tǒng)1。它在工作環(huán)境安全、人事考勤管理等行政管理工作中發(fā)揮著巨大的作用。在該系統(tǒng)的基礎(chǔ)上增加相應(yīng)的輔助設(shè)備可以進行電梯控制、車輛進出控制，物業(yè)消防監(jiān)控、餐飲收費、私家車庫管理等，真正實現(xiàn)區(qū)域一卡智能管理。 目前使用的電子密碼鎖大部分是基于單片機技術(shù), 以

4、單片機為主要器件, 其編碼器與解碼器的生成為軟件方式。在實際應(yīng)用中, 由于程序容易跑飛, 系統(tǒng)的可靠性能較差2?；贔PGA的電子密碼鎖已經(jīng)是現(xiàn)代生活中經(jīng)常用到的工具之一，用于各類保險柜、房門、防盜門等等。用電子密碼鎖代替?zhèn)鹘y(tǒng)的機械式密碼鎖，克服了機械式密碼鎖密碼量少、安全性能差的缺點。由于采用的是可編程邏輯器件FPGA，使得系統(tǒng)有相當(dāng)大的靈活性，隨時可以進行硬件升級、擴展，而且系統(tǒng)設(shè)計完善以后還可以將主控的FPGA固化成一片ASIC，那么這塊ASIC就可以作為專用的數(shù)字密碼鎖芯片。而且由于硬件可升級，還可隨時增加密碼位數(shù)或增加新的功能，使得密碼鎖有更高的安全性、可靠性和方便性3。1.2 課題

5、研究的目的和意義電子雜志、報刊經(jīng)?？怯忻艽a開關(guān)、密碼鎖這樣的電路，大多數(shù)是使用常用的數(shù)字電路，如CD4017，然后通過不同的連接方式實現(xiàn)密碼控制功能。這種電路的特點就是密碼修改只能通過改變電路的連接來實現(xiàn)，密碼很容易被破解，電路復(fù)雜，故障率高。本制作是針對這些電路而設(shè)計的，將以往的以單片機實現(xiàn)設(shè)計改為可編程器件FPGA利用VHDL編程實現(xiàn)電子密碼鎖的設(shè)計。這種設(shè)計移動方便。基于FPGA的電子密碼鎖具有強、靈活性高、適用圍廣等特點，它在鍵盤上輸入，與打差不多，因而易于掌握，其突出優(yōu)點是“密碼”是記在被授權(quán)人腦子里的數(shù)字和字符，既準確又可靠，不會丟失（除了忘記），難以被竊（除非自己泄露）。但是密

6、碼不能太簡單，太簡單了就容易被他人在鍵盤上試探出來，或者可能被旁觀者窺測出來，造成性不足。當(dāng)然，密碼又不能太復(fù)雜，太復(fù)雜了可能自己都糊涂了，或者輸入密碼操作成功率低，造成使用不便。因此，為了發(fā)揚優(yōu)點、克服弱點，本設(shè)計采用“任意設(shè)定數(shù)字密碼”技術(shù)使得被授權(quán)人可以根據(jù)自己的需要或喜好設(shè)定密碼，常用常新，在輸入密碼的過程中，當(dāng)用戶鍵入錯誤密碼時，系統(tǒng)就會報警，由揚聲器發(fā)出5秒報警聲，當(dāng)連續(xù)三次出現(xiàn)密碼錯誤時，則系統(tǒng)會長時間報警不止，這時必須按復(fù)位方可停止。本設(shè)計的FPGA電子密碼鎖的特點是：體積小、功耗低、價格便宜、安全可靠,維護和升級都十分方便,具有較好的應(yīng)用前景。它與傳統(tǒng)鎖具的不同之處在于：它與

7、可編程邏輯器件實現(xiàn)系統(tǒng)的設(shè)計，應(yīng)用簡潔清晰的VHDL語言實現(xiàn)設(shè)計編程思想，能夠?qū)崿F(xiàn)適時、智能控制管理功能，特別是在系統(tǒng)的擴展上有很好的優(yōu)勢。1.3 國外概況隨著我國對外開放的不斷深入，高檔建筑發(fā)展很快，高檔密碼鎖具市場的前景樂觀。我國密碼鎖具行業(yè)對密碼鎖具高新技術(shù)的投入正逐年增大，高檔密碼鎖的市場需求也逐年增加4。在安防工程中，鎖具產(chǎn)品是關(guān)系到整個系統(tǒng)安全性的重要設(shè)備，所以鎖具產(chǎn)品的優(yōu)劣也關(guān)系了整個安防工程的質(zhì)量和驗收。目前，市場上比較先進的智能電子密碼鎖分別有：IC卡電子密碼鎖、射頻卡式電子密碼鎖、紅外遙控電子密碼鎖、指紋識別電子密碼鎖和瞳孔識別電子密碼鎖等。IC卡電子密碼鎖成本低，體積小，

8、卡片本身無須電源等優(yōu)點占領(lǐng)了一定的市場份額，但是由于有機械接觸，會產(chǎn)生接觸磨損，而且使用不太方便，在一定程度上限制了它的應(yīng)用；射頻卡式電子密碼鎖是非接觸式電子密碼鎖，成本也不太高，體積跟IC卡密碼鎖相當(dāng)，卡片使用感應(yīng)電源，重量很輕，技術(shù)成熟，受到了廣泛的歡迎，但是與IC卡電子密碼鎖相比，成本偏高；指紋識別電子密碼鎖和瞳孔識別電子密碼鎖可靠性很高，安全性是目前應(yīng)用系統(tǒng)中最高的，但是成本高昂，還沒進入大眾化使用階段5。在國外，美國、日本、德國的電子密碼鎖性較好，并結(jié)合感應(yīng)卡技術(shù)，生物識別技術(shù)，使電子密碼鎖系統(tǒng)得到了飛躍式的發(fā)展。這幾個國家的密碼鎖識別的密碼更復(fù)雜，并且綜合性比較好，已經(jīng)進入了成熟期

9、，出現(xiàn)了感應(yīng)卡式密碼鎖，指紋式密碼鎖，虹膜密碼鎖，面部識別密碼鎖，序列混亂的鍵盤密碼鎖等各種技術(shù)的系統(tǒng)，它們在安全性，方便性，易管理性等方面都各有特長，新型的電子密碼鎖系統(tǒng)的應(yīng)用也越來越廣6。1.4課題的主要研究工作課題主要解決系統(tǒng)硬件和軟件兩方面的問題。硬件方面要解決FPGA可編程器件與其外圍電路的接口設(shè)計的問題；軟件方面主要問題是利用VHDL語言完成基于FPGA的電子密碼鎖的編程問題。除此之外，程序還要完成基本的密碼開鎖功能，并通過揚聲器長時間鳴叫報警。本設(shè)計是由FPGA可編程邏輯器件編程實現(xiàn)的控制電路，具體有按鍵指示、輸入錯誤提示、密碼有效指示、控制開鎖、控制報警等功能。它具有安全可靠、

10、連接方便、簡單易用、結(jié)構(gòu)緊湊、系統(tǒng)可擴展性好等特點。2 FPGA的相關(guān)介紹2.1 可編程邏輯器件 在數(shù)字電子系統(tǒng)領(lǐng)域，存在三種基本的器件類型：存儲器、微處理器和邏輯器件。存儲器用來存儲隨機信息，如數(shù)據(jù)表或數(shù)據(jù)庫的容。微處理器執(zhí)行軟件指令來完成圍廣泛的任務(wù)，如運行字處理程序或視頻游戲。邏輯器件提供特定的功能，包括器件與器件間的接口、數(shù)據(jù)通信、信號處理、數(shù)據(jù)顯示、定時和控制操作、以與系統(tǒng)運行所需要的所有其它功能7。 邏輯器件可分為兩大類，即固定邏輯器件和可編程邏輯器件。正如其命名一樣，固定邏輯器件中的電路是永久性的，它們完成一種或一組功能，一旦制造完成，就無法改變。另一方面，可編程邏輯器件（PLD

11、）是能夠為客戶提供圍廣泛的多種邏輯容量、特性、速度和電壓參數(shù)的標準成品部件 而且此類器件可在任何時間改變，從而完成許多種不同的功能8。 對于固定邏輯器件，根據(jù)器件復(fù)雜性不同，從設(shè)計、原型到最終生產(chǎn)所需要的時間可從數(shù)月至一年多不等。而且，如果器件工作不合適，或者如果應(yīng)用要求發(fā)生了變化，那么就必須開發(fā)全新的設(shè)計。設(shè)計和驗證固定邏輯的前期工作需要大量的NRE成本。NRE代表在固定邏輯器件最終從芯片制造廠制造出來以前客戶需要投入的所有成本，這些成本包括工程資源、昂貴的軟件設(shè)計工具、用來制造芯片不同金屬層的昂貴光刻掩膜組以與初始原型器件的生產(chǎn)成本。這些NRE成本可能從數(shù)十萬美元至數(shù)百萬美元。 對于可編程

12、邏輯器件，設(shè)計人員可利用價格低廉的軟件工具快速開發(fā)、仿真和測試其設(shè)計。然后，可快速將設(shè)計編程到器件中，并立即在實際運行的電路中對設(shè)計進行測試。原型中使用的PLD器件與正式生產(chǎn)最終設(shè)備（如網(wǎng)絡(luò)路由器、DSL調(diào)制解調(diào)器、DVD播放器、或汽車導(dǎo)航系統(tǒng)）時所使用的PLD完全一樣。這樣就沒有了NRE成本，最終的設(shè)計也比采用定制固定邏輯器件時完成得更快。 采用PLD的另一個關(guān)鍵優(yōu)點是在設(shè)計階段中客戶可根據(jù)需要修改電路，直到對設(shè)計工作感到滿意為止。這是因為PLD基于可重寫的存儲器技術(shù)要改變設(shè)計，只需要簡單地對器件進行重新編程。一旦設(shè)計完成，客戶可立即投入生產(chǎn)，只需要利用最終軟件設(shè)計文件簡單地編程所需要數(shù)量的

13、PLD就可以了。 2.2 FPGA的簡介 FPGA是英文Field Programmable Gate Array的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物9。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個新概念，部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和部連線（Interconnect）

14、三個部分。FPGA的基本特點主要有：1）采用FPGA設(shè)計ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。3）FPGA部有豐富的觸發(fā)器和IO引腳。4）FPGA是ASIC電路中設(shè)計周期最短、開發(fā)費用最低、風(fēng)險最小的器件之一。5）FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容?？梢哉f，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。目前FPGA的品種很多，有XILINX的XC系列、TI公司的TPC系列、ALTERA公司的FIEX系列等。FPGA是由存放在片RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工

15、作時需要對片的RAM進行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。加電時，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片編程RAM中，配置完成后，F(xiàn)PGA進入工作狀態(tài)。掉電后，F(xiàn)PGA恢復(fù)成白片，部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。FPGA的編程無須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。當(dāng)需要修改FPGA功能時，只需換一片EPROM即可。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，F(xiàn)PGA的使用非常靈活。FPGA有多種配置模式：并行主模式為一片F(xiàn)PGA加一片EPROM的方式；主從模式可以支持一片PROM編程多片F(xiàn)PGA；串行模式可以

16、采用串行PROM編程FPGA；外設(shè)模式可以將FPGA作為微處理器的外設(shè)，由微處理器對其編程10。2.3 FPGA的應(yīng)用特點 隨著電子技術(shù)的飛速發(fā)展, 基于FPGA的設(shè)計向高集成度高速度和低價位方向不斷邁進 其應(yīng)用領(lǐng)域不斷擴大這主要是由于FPGA以下技術(shù)特點的不斷發(fā)展11。（1）集成度越來越高 如Lattice的ispLSI或AMD的MACH芯片等效邏輯門已達10 萬門以上 Altera 的10K 系列也在25 萬門以上具有1 萬個以上的寄存器 40 kbit 嵌人式存儲器 使得集成復(fù)雜信號處理算法成為可能 Raphael系列已達到100 萬門以上集中了 FLEX10KFLEX6000 MAX7

17、000的所有優(yōu)點可進行單片設(shè)計Xilinx推出了上百萬門的FPGA,它們可實現(xiàn)幾乎任何形式的數(shù)字電路或數(shù)字系統(tǒng)的設(shè)計 FPGA在系統(tǒng)中直接應(yīng)用率正直逼ASIC的開發(fā)2.2 在系統(tǒng)編程(ISP)/在線路重配置(ICR)技術(shù)。 FPGA 越來越多地采用了先進的 JTAG ISP和ICR 技術(shù)。這種先進的編程方式已成為當(dāng)今世界上各類可編程器件發(fā)展的趨勢在 5V 工作電平下可隨時對正在工作的系統(tǒng)上的 CPLD/FPGA 進行全部或部分地在系統(tǒng)編程 并可進行芯片部資源的重新分配同時進行所謂菊花鏈式多芯片串行編程 其編程次數(shù)多達1萬次 如Lattice 的ispLSI AMD的MACH以與Xilinx的X

18、C9000系列 對于SRAM結(jié)構(gòu)的FPGA其下載編程次數(shù)幾乎沒有限制 如Altera的FLEX10K系列 這種編程方式可輕易地實現(xiàn)紅外編程 超聲編程或無線編程 或通過線遠程在線編程 這些功能在工控 智能儀器表 通訊和軍事上有特殊用途。（2） 嵌入式存貯技術(shù) 在 CPLD/FPGA 部嵌人一定數(shù)量的存貯器 存貯器類型有雙口SRAM ROM FIFO 可用于存貯信號處理的系數(shù) 中間結(jié)果等 這對設(shè)計電子系統(tǒng)的智能化功能提供了技術(shù)支持（3）時鐘鎖定和倍頻技術(shù) Altera 的 10K 系列采用了時鐘鎖定和倍頻技術(shù)解決了時鐘脈沖延遲和偏斜問題并使PLD 部時鐘更高 單個16 bit 乘法器速度可達100

19、 MHz 以上 這正是大帶寬高速實時信號的需要 CPLD/FPGA的時鐘延遲可達納秒級 結(jié)合其并行工作方式 在超高速應(yīng)用領(lǐng)域和實時測控方面有非常廣闊的應(yīng)用前景。（4）電子設(shè)計自動化 EDA 工具 EDA工具使得用戶對設(shè)計的輸入綜合仿真非常方便 Altera的Max+PlusII給用戶提供了豐富的宏庫和LPM(參數(shù)模塊庫Library of Parameterized Modules)EDA 環(huán)境由 Unix/Windows 共存開發(fā)環(huán)境轉(zhuǎn)換 事實上 通過符合國際標準的硬件描述語言 如 VHDL 或VERILOG HDL 來進行電子系統(tǒng)設(shè)計和產(chǎn)品開發(fā)由于開發(fā)工具的通用性 設(shè)計語言的標準化以與設(shè)計

20、過程幾乎與所用的 CPLD/FPGA 器件的硬件結(jié)構(gòu)沒有關(guān)系 所以設(shè)計成功的各類邏輯功能塊軟件有很好的兼容性和可移植性它幾乎可用于任何型號的CPLD/FPGA中 從而使得片上系統(tǒng)的產(chǎn)品設(shè)計效率大幅度提高，使其用更為廣泛和方便。（5）開發(fā)周期短 由于FPGAN 部資源豐厚與功能強大以與相應(yīng)的EDA軟件功能完善和強大仿真能力便捷而實時開發(fā)過程形象而直觀兼之硬件因素涉與甚少，一些EDA專家指出未來的大系統(tǒng)FPGA設(shè)計僅是各類再應(yīng)用邏輯與 IP 核 CORE 的拼裝 TI 公司認為 一個ASIC 80 功能可用IP 核等現(xiàn)成邏輯合成 因此可在很短的時間完成十分復(fù)雜的系統(tǒng)設(shè)計。2.4 FPGA的應(yīng)用前景

21、在數(shù)字化的道路上，電子設(shè)計技術(shù)經(jīng)歷了并將繼續(xù)經(jīng)歷許多重大的變革，從應(yīng)用小規(guī)模集成電路SSI芯片構(gòu)成電路系統(tǒng)，到廣泛應(yīng)用微控制器或單片機MCU 在電子系統(tǒng)設(shè)計上發(fā)生了具有里程碑意義的飛躍 這一飛躍不但克服了 SSI 數(shù)字系統(tǒng)許多缺陷和設(shè)計困難 同時也為電子技術(shù)的應(yīng)用開闊了更廣泛的前景 ，隨著社會經(jīng)濟的發(fā)展和技術(shù)進步與電子技術(shù)的迅猛發(fā)展 ，電子設(shè)計技術(shù)面臨另一次更大意義的，即FPGA 復(fù)雜可編程邏輯器件 FieldProgrammable Gate Array-FPGA/現(xiàn)場可編程門陣列Complex Programmable logic Device-CPLD 在EDA 電子設(shè)計自動化 基礎(chǔ)上的

22、廣泛應(yīng)用. 從本質(zhì)上說, 新的電子系統(tǒng)運轉(zhuǎn)的物理機制又歸回到原來的純數(shù)字電路結(jié)構(gòu),但在更高層次上容納了過去數(shù)字技術(shù)的優(yōu)秀部分,揚棄了MCU系統(tǒng)的應(yīng)用模式,卻包括了MCU的部資源，使電子設(shè)計的技術(shù)操作和系統(tǒng)構(gòu)成的整體發(fā)生質(zhì)的飛躍，是一種更高層次的循環(huán) ，如果說MCU在邏輯的實現(xiàn)上是無限的話，那么 CPLD/FPGA 不但包括了 MCU 這一特點 且可觸與硅片電路線度的物理極限 并兼有串并行工作方式 高速 高可靠性以與寬口徑實用性等多方面的特點，不僅如此，隨著EDA技術(shù)的發(fā)展和FPGA 在深亞微米領(lǐng)域的進軍。它們與MCU MPU DSP A/D D/A RAM和ROM 等獨立器件間的物理與功能界限

23、已日趨模糊 特別是軟/硬 IP 芯核 Intelligence Property 產(chǎn)業(yè)的迅猛發(fā)展 嵌人式通用與標準 FPGA 器件很快就會出現(xiàn)片上系統(tǒng) SOC 也已近在咫尺 CPLD/FPGA以其不可替代的地位與伴隨而來的極具知識經(jīng)濟特征的IP 芯核產(chǎn)業(yè)的崛起 正越來越受到電子技術(shù)工程師的密切關(guān)注 EDA 打破了軟硬件之間最后的屏障 使軟硬件工程師們有了真正的共同語言 使目前一切仍處于計算機輔助性設(shè)計 CAD 和規(guī)劃的電子設(shè)計活動產(chǎn)生了實在的設(shè)計實體 電子設(shè)計專家指出 基于EDA的CPLD/FPGA的應(yīng)用和技術(shù)推廣是我國未來電子設(shè)計技術(shù)發(fā)展的主流 而基于 EDA 的 IP 芯核產(chǎn)業(yè)的推動應(yīng)是我

24、國在新世紀知識經(jīng)濟發(fā)展的重要切入點之一12。 無論怎樣的問題和障礙，F(xiàn)PGA的應(yīng)用熱潮正逐步形成隨著FPGA 集成水平的進一步提高芯核產(chǎn)業(yè)的進一步擴大，可以相信用不了多久大部分的電子設(shè)計領(lǐng)域 MCU 、MPU、 DSP或AD/A 和 RAM 等必將以各種軟硬核的形式FPGA 實現(xiàn)真正的單片系統(tǒng)。3 基于FPGA設(shè)計的硬件描述語言VHDL3.1 VHDL語言簡介 目前數(shù)字系統(tǒng)的設(shè)計可以直接面向用戶需求 ,根據(jù)系統(tǒng)的行為和功能要求 ,自上而下地逐層完成相應(yīng)的描述、綜合、優(yōu)化、仿真與驗證 ,直到生成器件 ,實現(xiàn)電子設(shè)計自動化。其中電子設(shè)計自動化EDA (即Electronic Design Auto

25、mation)的關(guān)鍵技術(shù)之一就是可以用硬件描述語言(HDL)來描述硬件電路。VHDL(VHSIC Hardware Description Language)是用來描述從抽象到具體級別硬件的工業(yè)標準語言 ,它是由美國國防部在 20 世紀 80 年代開發(fā)的 HDL ,現(xiàn)在已成為 IEEE承認的標準硬件描述語言。VHDL 支持硬件的設(shè)計、驗證、綜合和測試 ,以與硬件設(shè)計數(shù)據(jù)的交換、維護、修改和硬件的實現(xiàn) ,具有描述能力強、生命周期長、支持大規(guī)模設(shè)計的分解和已有設(shè)計的再利用等優(yōu)點13。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為和功能 ,其程序結(jié)構(gòu)特點是將一個電路模塊或一個系統(tǒng)分成端口和部功能算法實

26、現(xiàn)兩部分。對于一個電路模塊或者數(shù)字系統(tǒng)而言 ,定義了外部端口后 ,一旦部功能算法完成后 ,其他系統(tǒng)可以直接依據(jù)外部端口調(diào)用該電路模塊或數(shù)字系統(tǒng) ,而不必知道其部結(jié)構(gòu)和算法。VHDL 的特點使得電子系統(tǒng)新的設(shè)計方法“自頂向下”設(shè)計方法更加容易實現(xiàn)14?？梢韵葘φ麄€系統(tǒng)進行方案設(shè)計 ,按功能劃分成若干單元模塊 ,然后對每個單元模塊進一步細分 ,直到簡單實現(xiàn)的單元電路。3.2 VHDL語言的特點   VHDL語言主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，其具有以下特點： （1）作為HDL的第一個國際標準，VHDL具有很強的可移植性； （2）具有豐富的模擬仿真語句和庫

27、函數(shù)； （3）VHDL有良好的可讀性，接近高級語言，容易理解； （4）系統(tǒng)設(shè)計與硬件結(jié)構(gòu)無關(guān)； （5）支持模塊化設(shè)計； （6）用VHDL完成的一個確定設(shè)計，可以利用EDA工具自動地把VHDL描述轉(zhuǎn)變成門電路級網(wǎng)表文件。3.3 VHDL語言的優(yōu)點與其他硬件描述語言相比，VHDL語言有如下優(yōu)越之處15： （1）VHDL語言支持自上而下（TopDown）和基于庫（LibraryBase）的設(shè)計方法，還支持同步電路、異步電路、FPGA以與其他隨機電路的設(shè)計； （2）VHDL語言具有多層次描述系統(tǒng)硬件功能的能力，可以從系統(tǒng)的數(shù)學(xué)模型直到門級電路，其高層次的行為描述可以與低層次的RTL描述和結(jié)構(gòu)描述混合使

28、用，還可以自定義數(shù)據(jù)類型，給編程人員帶來較大的自由和方便； （3）VHDL對設(shè)計的描述具有相對獨立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必關(guān)心最終設(shè)計實現(xiàn)的目標器件是什么； （4）VHDL具有電路仿真與驗證功能，可以保證設(shè)計的正確性，用戶甚至不必編寫如何測試相量便可以進行源代碼級的調(diào)試，而且設(shè)計者可以非常方便地比較各種方案之間的可行性與其優(yōu)劣，不需做任何實際的電路實驗； （5）VHDL語言可以與工藝無關(guān)編程； （6）VHDL語言標準、規(guī)，易于共享和復(fù)用。3.4 VHDL語言的基本結(jié)構(gòu)VHDL有五大元素組成,即實體、結(jié)構(gòu)體、配置、程序包和庫16。具體說明如下：（1）實體（ENTITY）程序

29、是設(shè)計的基本模塊和初級單元,在分層設(shè)計中,頂層有頂層實體,含在頂層實體中的較低層的描述為底層實體.配置把頂層實體和底層實體連接起來.實體說明語句僅對本實體與外部電路接口進行描述.（2）結(jié)構(gòu)體（ARCHITECTURE） 結(jié)構(gòu)體也叫構(gòu)造體,描述了實體的結(jié)構(gòu)、行為、元件與部連接關(guān)系，也就是說它定義了設(shè)計實體的功能，規(guī)定了設(shè)計實體的數(shù)據(jù)流程，制定了實體部元件的連接關(guān)系。（3）配置（CONFIGURATION） 配制用于將元件實例與實體-結(jié)構(gòu)成對綁定，決定了哪個結(jié)構(gòu)體于實體關(guān)聯(lián)。（4）程序包（PACKAGE）程序包是經(jīng)常使用的數(shù)據(jù)類型和子程序的集合，可以認為是VHDL的工具箱,主要對程序包中的常量、數(shù)

30、據(jù)類型和子程序進行格式描述，類似于C語言中的頭文件。（5）庫（LIBRARY）庫具體對程序包聲明的數(shù)據(jù)類型和子程序進行功能說明。3.5 VHDL語言的應(yīng)用硬件描述語言已成為當(dāng)今以與未來電子設(shè)計自動化(EDA)解決方案的核心，特別是對于深亞微米復(fù)雜數(shù)字系統(tǒng)的設(shè)計，硬件描述語言具有獨特的作用。VHDL在數(shù)字電子電路的設(shè)計中具有硬件描述能力強、設(shè)計方法靈活等優(yōu)點17。利用硬件描述語言VHDL，數(shù)字電路系統(tǒng)可從系統(tǒng)行為級、寄存器傳輸級和門級三個不同層次進行設(shè)計，即上層到下層（從抽象到具體）逐層描述自己的設(shè)計思想，用一系列分層次的模塊來表示極其復(fù)雜的數(shù)字系統(tǒng)。然后，利用電子設(shè)計自動化（EDA）工具，逐層

31、進行仿真驗證，再把其中需要變?yōu)閷嶋H電路的模塊組合，經(jīng)過自動綜合工具轉(zhuǎn)換到門級電路網(wǎng)表。接著，再用專用集成電路(ASIC)或現(xiàn)場可編程門陣列(FPGA)自動布局布線工具，把網(wǎng)表轉(zhuǎn)換為要實現(xiàn)的具體電路布線結(jié)構(gòu)。目前，這種高層次設(shè)計(highleveldesign)的方法已被廣泛采用。據(jù)統(tǒng)計，目前在美國硅谷約有90%以上的ASIC和FPGA采用硬件描述語言進行設(shè)計。VHDL的應(yīng)用已成為當(dāng)今以與未來EDA解決方案的核心，而且是復(fù)雜數(shù)字系統(tǒng)設(shè)計的核心18。4 系統(tǒng)設(shè)計方案的研究4.1系統(tǒng)功能需求分析本系統(tǒng)主要集中在以FPGA以核心外圍擴展設(shè)計，整個電路主要電子鎖具的組成框圖是以可編程邏輯器件（FPGA）

32、為核心，配以相應(yīng)硬件電路，完成密碼的設(shè)置、存貯、識別和顯示、驅(qū)動電磁執(zhí)行器并檢測其驅(qū)動電流值，報警等功能。 FPGA接收鍵入的代碼，并與存貯在閃存中的密碼進行比較，如果密碼正確，則驅(qū)動電磁執(zhí)行器開鎖；如果密碼不正確，則允許操作人員重新輸入密碼，最多可輸入三次；如果三次都不正確，則通過FPGA產(chǎn)生報警，F(xiàn)PGA將每次開鎖操作和此時電磁執(zhí)行器的驅(qū)動電流值作為狀態(tài)信息發(fā)送給監(jiān)控器，同時將接收來自接口的報警信息也發(fā)送給監(jiān)控器。4.2 系統(tǒng)實現(xiàn)方案的論證比較方案一 ：采樣凌陽科技推出的以凌陽自主研發(fā)的SPCE061A芯片為主控芯片，用一條下載線連接到計算機就可以實現(xiàn)在線仿真、在線調(diào)試、在線下載，低廉的價

33、格保證了系統(tǒng)可靠開發(fā)；此外，61板具有SOC概念、DSP功能和語音特色，為電子密碼鎖的語音報警提供了方便，但是基于單片機設(shè)計的密碼鎖外圍電路比較復(fù)雜，系統(tǒng)可靠性差，密碼的數(shù)量少，尤其是系統(tǒng)的程序不夠穩(wěn)定，功率較大，需要專門的電源供電，所以不采用這個方案。 方案二：設(shè)計一種基于FPGA的電子密碼鎖的設(shè)計，用FPGA設(shè)計的系統(tǒng)已經(jīng)是現(xiàn)代生活中經(jīng)常用到的工具之一，通過鍵盤輸入密碼，用FPGA作為主控芯片，用數(shù)碼管顯示輸入的數(shù)字，如果出現(xiàn)錯誤便通過報警電路發(fā)出報警，主控芯片又可分為按鍵處理部分、控制部分和譯碼顯示部分用電子密碼鎖代替?zhèn)鹘y(tǒng)的機械式密碼鎖。由于采用的是可編程邏輯器件FPGA，使得系統(tǒng)有相當(dāng)

34、大的靈活性，隨時可以進行硬件升級、擴展。而且系統(tǒng)設(shè)計完善以后還可以將主控的FPGA固化成一片ASIC，那么這塊ASIC就可以作為專用的數(shù)字密碼鎖芯片。方案的論證比較在實際應(yīng)用中, 由于程序容易跑飛, 系統(tǒng)的可靠性能較差，而基于FPGA設(shè)計的電子密碼鎖克服了基于單片機設(shè)計密碼鎖的缺點?；谏鲜霰容^以上兩種方案，根據(jù)系統(tǒng)設(shè)計要求，采用方案二。4.3系統(tǒng)方案的總體設(shè)計4.3.1 系統(tǒng)原理框圖 本系統(tǒng)由主控芯片（FPGA）、鍵盤、顯示電路、報警電路和開/關(guān)門電路組成，而主控芯片又可分為按鍵處理部分、控制部分和譯碼顯示部分。系統(tǒng)原理框圖如圖4.1所示：FPGA主控部分譯碼顯示按鍵處理鍵盤顯示開/關(guān)門電路

35、報警電路圖4.1 系統(tǒng)框圖4.3.2總體設(shè)計原理 實現(xiàn)系統(tǒng)大量邏輯電路的集成，在設(shè)計中使用了現(xiàn)場可編程邏輯門陣列器件（FPGA）。FPGA主要實現(xiàn)以下邏輯功能：鍵盤處理、數(shù)碼顯示、設(shè)置密碼、解碼開門以與報警等控制功能。 本系統(tǒng)有13個按鍵，包括09共10個數(shù)字鍵和1個確認鍵，1個警報復(fù)位鍵，1個清0鍵。輸入正確密碼后，按確認鍵即可開門，在門開的狀態(tài)下，第一次輸入新密碼后再確認密碼可設(shè)置密碼，輸入的密碼在八位數(shù)碼管上顯示，最后輸入的數(shù)字顯示在最右邊，每輸入一位數(shù)字，密碼在數(shù)碼管上的顯示左移一位。高位的零不用輸入，因此密碼可以為18位。初始密碼為0，即上電后，按確認鍵即可開門。門開后可通過鎖門按鈕

36、關(guān)門，門關(guān)上后要再次輸入密碼才能開門。在輸入密碼的過程中，當(dāng)用戶鍵入錯誤密碼時，系統(tǒng)就會報警，由揚聲器發(fā)出報警聲，當(dāng)連續(xù)三次出現(xiàn)密碼錯誤時，則系統(tǒng)會長時間報警不止，這時必須按警報復(fù)位鍵方可停止。5 系統(tǒng)硬件設(shè)計5.1 系統(tǒng)的硬件模塊實現(xiàn) 整個電子密碼鎖系統(tǒng)可劃分為鍵盤掃描、獲取鍵值、數(shù)碼顯示、設(shè)置密碼和解碼開門等五個子模塊。通過FPGA的處理，從而實現(xiàn)基于FPGA的電子密碼鎖的設(shè)計，系統(tǒng)實現(xiàn)框圖如圖5.1所示。5.2 基于FPGA的設(shè)計5.2.1 主控芯片EPF10K10LC84-4的介紹 FPGA器件選擇Altera公司FLEX10K10系列的EPF10K10LC84-4芯片。FLEX10K

37、器件是工業(yè)界第一個嵌入式的PLD(可編程邏輯器件),由于其具有高密度、低成本、低功率等特點,成為當(dāng)今Altera PLD中應(yīng)用廣泛的器件系列19。FLEX10K器件主要由EAB(嵌入式陣列塊)、LAB(邏輯陣列塊)、快速通道線和I/O單元4部分組成。設(shè)計輸入(圖形或VHDL(甚高速集成電路硬件描述語言)等)經(jīng)過編譯后產(chǎn)生的數(shù)據(jù)格式(網(wǎng)表),大多配置到LAB中。在很多時候,為了提高設(shè)計效率、減少LAB的占用等,希望將設(shè)計配置到EAB中。要將設(shè)計配置到EAB中是一個較為復(fù)雜的過程,在這個過程中必須遵守一定的規(guī)則,同時,又要對設(shè)計的狀態(tài)、輸入、輸出20。該芯片集成有1萬個等效邏輯門，含有572個邏輯

38、單元（LEs）、72個邏輯陣列塊（LABs）、3個嵌入式陣列塊（EAB s），并具有720個片寄存器，可以在不占用部資源的條件下實現(xiàn)6144 bit的片存儲器；部模塊間采用高速、延時可預(yù)測的快速通道連接；邏輯單元間具有高速、高扇出的級聯(lián)鏈和快速進位鏈；片還有三態(tài)網(wǎng)絡(luò)和6個全局時鐘、4個全局清零信號以與豐富的I/O資源；每個I/O引腳可以選擇為三態(tài)控制或集電極開路輸出，可以通過編程控制每個I/O引腳的速度以與I/O寄存器的使用21。5.2.2 FPGA邏輯功能結(jié)構(gòu)與開發(fā) FPGA芯片F(xiàn)LEX10K在工作期間，將配置數(shù)據(jù)保存在SRAM中，而SRAM數(shù)據(jù)是易丟失的。SRAM單元必須在器件加電后裝入配

39、置數(shù)據(jù)，且配置完成后，它的存儲器和I/O引腳必須被初化。初始化后，器件進入用戶模式，開始系統(tǒng)運行。對于FLEX10K系列器件，Altera公司提供了4種配置方案：EPC1（或EPC1441）EPPOM方式配置法、被動串行法、被動并行同步法、被動并行異步法。對器件進行配置時，我們先用被動串行法（passive serial）。這種方式是通過下載電纜對器件進行配置的，適合于調(diào)試階段。當(dāng)整個系統(tǒng)設(shè)計完成后，利用EPPOM方式對器件進行配置。這樣固化在EPROM中的數(shù)據(jù)將在系統(tǒng)上電時對FPGA芯片配置，其中EPROM芯片選用EPC144122。 FPGA使用的開發(fā)軟件為MAX+PLUS II。該軟件是

40、ALTERA公司開發(fā)的一個集設(shè)計輸入、編譯、仿真和編程為一體的超級集成環(huán)境；提供了自動邏輯綜合工具，可以在多個邏輯層次上對高級設(shè)計描述進行綜合、優(yōu)化，大大縮短了編譯時間，加速了FPGA設(shè)計開發(fā)進程23。MAX+PLUS II支持各種HDL輸入選項，包括VHDL、Verilog HDL和ALTERA的硬件描述語言AHDL；提供豐富的庫單元供設(shè)計者調(diào)用，其中包括74個系列的全部器件和多種特殊的邏輯宏單元（macrofunction），以與新型的參數(shù)化的巨單元（magafunction）。FPGA設(shè)計經(jīng)過4個基本階段：設(shè)計輸入、設(shè)計編譯、設(shè)計驗證和器件編程。首先，根據(jù)系統(tǒng)的邏輯功能生成頂層結(jié)構(gòu)圖。然

41、后，分成幾個小模塊進行下一級設(shè)計。由此由上而下分析其邏輯功能，從底層進行設(shè)計編譯，每一級都進行波形驗證。當(dāng)最后頂層模塊的邏輯功能在波形仿真中滿足系統(tǒng)時序要求時，才可進行器件編程24。5.3 鍵盤控制電路結(jié)構(gòu)與原理按鍵方式分為獨立式和行列式兩種，本設(shè)計采用行列式按鍵結(jié)構(gòu)，是4×4鍵盤，本設(shè)計中只用了其中的11個按鍵。行列式按鍵是指直接用I/O口線通過動態(tài)掃描構(gòu)成的按鍵電路。每個按鍵通過動態(tài)掃描需要八根I/O口線，每根I/O口線上的按鍵工作狀態(tài)不會影響其他I/O口線的工作狀態(tài)。它的電路配置靈活，軟件結(jié)構(gòu)簡單，占用的I/O資源少。首先固定輸出4行為高電平(接到電源)，然后輸出4列為低電平，

42、在讀入輸出的4行的值，通常高電平會被低電平拉低，如果讀入的4行均為高電平，那么肯定沒有按鍵按下，否則，如果讀入的4行有一位為低電平，那么對應(yīng)的該行肯定有一個按鍵按下，這樣便可以獲取到按鍵的行值。同理，獲取列值也是如此，先輸出4列為高電平，然后在輸出4行為低電平，再讀入列值，如果其中有哪一位為低電平，那么肯定對應(yīng)的那一列有按鍵按下。 獲取到行值和列值以后，組合成一個8位的數(shù)據(jù)，根據(jù)實現(xiàn)不同的編碼在對每個按鍵進行匹配，找到鍵值后在7段碼管顯示。按鍵控制電路如圖5.2所示：圖5.2 4×4鍵盤結(jié)構(gòu)原理圖5.4 LED顯示器結(jié)構(gòu)與原理 LED顯示塊是由發(fā)光二極管顯示字段的顯示器件。在單片機應(yīng)

43、用系統(tǒng)常使用的是7段LED。這種顯示塊共有共陰極與共陽極兩種，本設(shè)計將采用共陽極。共陽極LED顯示塊的發(fā)光二極管與陽極并接25。數(shù)碼管顯示塊中共有8個發(fā)光二極管，其中7個發(fā)光二極管構(gòu)成七筆字形“8”，1個發(fā)光二極管構(gòu)成小數(shù)點。7段顯示塊與FPGA接口非常容易。只要將一個8位并行輸出與顯示塊的發(fā)光二極管引腳相連即可。8位并行輸出口輸出不同的字節(jié)數(shù)據(jù)即可獲得不同的數(shù)字或字符，如表5.1所示。通常將控制發(fā)光二極管的8位字節(jié)數(shù)據(jù)稱為段選碼。共陽極與共陰極的段選碼互為補數(shù)。表5.1 LED顯示塊功能表顯示字符共陰極段選碼共陽極段選碼顯示字符共陰極段選碼共陽極段選碼 0 3FH C0H C 39H C6H

44、 1 06H F9H D 5EH A1H 2 5BH A4H E 79H 86H 3 4FH B0H B 7CH 83H 4 66H 99H F 71H 8EH 5 6DH 92H P 73H 8CH 6 7DH 82H U 3EH C1H 7 07H F8H L 31H CEH 8 7FH 80H Y 6EH 91H 9 6FH 90H A 77H 88H5.5 報警電路圖5.3 報警電路6 系統(tǒng)的軟件設(shè)計6.1系統(tǒng)主控制流程框圖 當(dāng)用戶輸入密碼后，按確認鍵即可開門，在門開的狀態(tài)下，輸入新密碼，再按確認鍵可設(shè)置密碼，輸入的密碼在八位數(shù)碼管上顯示，最后輸入的數(shù)字顯示在最右邊，每輸入一位數(shù)字，密

45、碼在數(shù)碼管上的顯示左移一位。高位的零不用輸入，因此密碼可以為18位。初始密碼為0，即上電后，按確認鍵即可開門。 本系統(tǒng)控制流程如圖6.1所示：否否否否否是是是是是開始鍵盤輸入是數(shù)字鍵？門已開？輸入一位密碼開門存入新密碼，清顯示密碼正確？不正確次數(shù)達到三？不正確次數(shù)加一報警有鎖門信號？清顯示，關(guān)門圖6.1 系統(tǒng)控制圖程6.2 鍵盤掃描程序框圖開始時鐘上升沿觸發(fā)？列為高電平？逐列掃描圖6.2 鍵盤掃描程序框圖6.3 獲取鍵值程序框圖開始時鐘上升沿？按鍵按下？判斷行和列輸出左移清0？右移清零圖6.3 鍵值程序框圖6.4解碼、報警模塊開始門已開？輸入密碼后確認密碼正確？開門，不響警報計數(shù)器+1，仍關(guān)門

46、不正確次數(shù)大于3？復(fù)位？計數(shù)器清0，警報停止報警圖6.4 解碼報警模塊7系統(tǒng)的原理實現(xiàn)7.1系統(tǒng)的層次化設(shè)計 基于FPGA的數(shù)字系統(tǒng)的層次化設(shè)計，一般都要經(jīng)過 4 個階段: 設(shè)計輸入、編譯、仿真驗證、下載器件。本設(shè)計采用的是自下而上的設(shè)計方法 , 逐層完成相應(yīng)的描述、編譯、仿真與驗證 , 即先建立一些低層次的設(shè)計 , 再將它們組合在一起 , 最后形成一個單一的頂層設(shè)計文件。一般的VHDL綜合工具都有多種輸入方式 ,主要有: 各種文本輸入、原理圖輸入和波形輸入。對于不同層次的模塊, 應(yīng)采用不同的輸入方式進行描述。由于 VHDL 擅長描述模塊的邏輯功能 , 而原理圖擅長描述硬件連接關(guān)系，所以在底層

47、設(shè)計中，對底層所有模塊使用VHDL 語言進行描述，在頂層設(shè)計中，使用原理圖輸入方法。當(dāng)各個模塊分別編譯成功后 ,則創(chuàng)建一個個元件符號。再用圖形編輯器將各元件模塊組裝起來 ,這就是本設(shè)計中最頂層的圖形設(shè)計文件。7.2頂層圖形設(shè)計本設(shè)計在Quartus環(huán)境下的頂層圖形設(shè)計文件如圖7.1所示。圖7.1 頂層圖形 原理圖輸入完成后還要選定器件，鎖定引腳，然后就可以進行綜合了。如果綜合沒有錯誤的話就可以對芯片進行配置了，配置完成后FPGA芯片就成了一片密碼鎖芯片。再與其它的電路相連就構(gòu)成一個完整的數(shù)字密碼鎖。7.3 系統(tǒng)仿真演示結(jié)果圖7.2 系統(tǒng)仿真演示結(jié)果總結(jié)在基于FPGA的系統(tǒng)設(shè)計中，不同電路系統(tǒng)的設(shè)計往往采用自頂向下的設(shè)計方法,亦即將一個大的系統(tǒng)分解成單元電路。這樣做的好處是可以先調(diào)試各個單元電路，在每個單元電路設(shè)計完成后 ,采用專門的仿真工具進行功能仿真,確定每個單元電路都沒有問題后再連接頂層圖形文件，這樣整個系統(tǒng)的