第七屆(2017年)大學生集成電路設計應用創(chuàng)新大賽杯賽題目

1、第七屆（第七屆（20172017 年）大學生集成電路設計年）大學生集成電路設計應用創(chuàng)新大賽應用創(chuàng)新大賽杯賽題目杯賽題目第七屆（第七屆（20172017 年）大學生集成電路設計年）大學生集成電路設計應用創(chuàng)新應用創(chuàng)新大賽設計賽大賽設計賽集創(chuàng)北方企業(yè)杯華大九天企業(yè)杯燕東微電子企業(yè)杯展訊通信企業(yè)杯IEEE 工程之星杯設計賽創(chuàng)新杯第七屆（第七屆（20172017 年）大學生集成電路設計年）大學生集成電路設計應用創(chuàng)新應用創(chuàng)新大賽應用賽大賽應用賽希格瑪企業(yè)杯時代民芯企業(yè)杯紫光同創(chuàng)企業(yè)杯應用賽創(chuàng)新杯第七屆第七屆（20172017 年年）大學生集成電路設計大學生集成電路設計應用創(chuàng)新大賽設計應用創(chuàng)新大賽設計賽賽杯

2、賽題目杯賽題目集創(chuàng)北方企業(yè)杯集創(chuàng)北方企業(yè)杯1.杯賽題目杯賽題目：數(shù)據(jù)轉換系統(tǒng)設計2.設計要求：設計要求：1)系統(tǒng)說明如上圖，數(shù)據(jù)（包含有效數(shù)據(jù)和無效數(shù)據(jù)）通過數(shù)據(jù)線 DIN采用串行方式不間斷的輸入，需要根據(jù) MODE 的設定，對接收到的有效數(shù)據(jù)重新排列，分別輸出到 DOUT_A/DOUT_B/DOUT_C上，同時產(chǎn)生輸出的同步時鐘（CLK_OUT）和有效指示信號（VALID）。2)信號說明i.RSTN系統(tǒng)的 resetn 信號，為 1b0，reset 操作；為 1b1，正常工作ii.CLK_30MHZ & DIN輸入數(shù)據(jù)及對應的同步時鐘， 該信號采用了如下的串行規(guī)則：A、 每一組數(shù)據(jù)包含 72

3、0 個有效數(shù)據(jù)（8bit）和至少 20 個無效數(shù)據(jù)；B、 在每一組的第一個有效數(shù)據(jù)前，輸出連續(xù) 10 個 1b1，記作“特殊數(shù)據(jù)”C、 對 8bit 有效數(shù)據(jù)進行串行輸出（MSB first，LSB last） ，在每一個有效數(shù)據(jù)后面附加輸出 1 個 1b0 和 1 個 1b1。D、 對無效數(shù)據(jù)，連續(xù)輸出 10 個 1b0;如下為一組數(shù)據(jù)的傳輸示意圖：iii.CLK_48MHZ用該時鐘根據(jù) MODE1:0產(chǎn)生所需要的時鐘。iv.MODE1：0控制輸出模式，見 DOUT_A、DOUT_B、DOUT_C的定義v.CLK_OUT & VALID & DOUT_A& DOUT_B & DOUT_C該組

4、信號為輸出，根據(jù) MODE1：0的設置，將接收到的有效數(shù)據(jù)，重新排序后進行輸出，輸出延遲無要求，但要求接收有效數(shù)據(jù)的時間與輸出有效數(shù)據(jù)的時間基本一致，且每一組輸出的有效數(shù)據(jù)連續(xù)、不間斷。VALID 為 1b1,表示 DOUT_A & DOUT_B & DOUT_C 上輸出有效數(shù)據(jù)。否則，為無效數(shù)據(jù)。DOUT_A & DOUT_B & DOUT_C為接收到有效數(shù)據(jù)的串行輸出 （MSBfirst，LSB last）。當為無效數(shù)據(jù)時(VALID=1b0)，DOUT輸出為。MODE1：0=2b00：DOUT_A 按順序輸出上一組有效數(shù)據(jù)DATA1，DATA3， ，DATA717, DATA719;DO

5、UT_B 按順序輸出上一組有效數(shù)據(jù)DATA2，DATA4， ，DATA718, DATA720;DOUT_C 固定輸出1b0.MODE1：0=2b01：DOUT_A 按順序輸出上一組有效數(shù)據(jù)DATA719，DATA717， ，DATA3，DATA1;DOUT_B 按順序輸出上一組有效數(shù)據(jù)DATA720，DATA718， ，DATA4，DATA2;DOUT_C 固定輸出1b0.MODE1：0=2b10：DOUT_A 按順序輸出上一組有效數(shù)據(jù)DATA1，DATA4， ，DATA715, DATA718;DOUT_B 按順序輸出上一組有效數(shù)據(jù)DATA2，DATA5， ，DATA716, DATA71

6、9;DOUT_C 按順序輸出上一組有效數(shù)據(jù)DATA3，DATA6， ，DATA717, DATA720;MODE1：0=2b11：DOUT_A 按順序輸出上一組有效數(shù)據(jù)DATA718，DATA715， ，DATA4，DATA1;DOUT_B 按順序輸出上一組有效數(shù)據(jù)DATA719，DATA716， ，DATA5，DATA2;DOUT_C 按順序輸出上一組有效數(shù)據(jù)DATA720，DATA717， ，DATA6，DATA3;以下為 MODE1:0=2b00 時的示意圖：DATA1=8b1110_0001; ; DATA719 = 8b1110_0000;DATA2=8h1010_0010; ; D

7、ATA720 = 8b0000_0110;3)設計目標：低功耗設計優(yōu)先；3.3.使用工藝和平臺使用工藝和平臺如參賽對自己有合適的設計平臺和工藝可直接使用。同時組委會為本設計推薦使用 FPGA 平臺進行設計和驗證， 請留意大賽通知。4.4.提交內容：提交內容：1)1)詳細的設計文檔，包含但不限于以下內容：A、 數(shù)據(jù)接收設計說明；B、 數(shù)據(jù)接收與數(shù)據(jù)發(fā)送的切換過程；C、 時鐘關系分析及產(chǎn)生；D、 都采用了哪些低功耗方法；（從架構和 RTL 實現(xiàn)兩方面來說明）2)Verilog code，Synthesis & STA script & Reports；3)包含 MODE1：0=2b00, 2b01

8、, 2b10, 2b11的仿真波形。（建議輸入有效數(shù)據(jù)采用遞增的方式進行驗證）華大九天企業(yè)杯華大九天企業(yè)杯1.題目題目：整數(shù)分頻 PLL2.設計要求設計要求：請根據(jù)以下要求設計整數(shù)分頻 PLL（可自由設計前置，反饋，后置分頻器）電源電壓：1.8V（10%）參考時鐘：100MHz（以 Sit8103 作為參考時鐘源）PLL 輸出時鐘范圍：200MHz2GHz(200MHz/step)Rms phase jitter：6ps2.4GHz（integrated from 1KHz to100MHz）15ps1GHz（integrated from 1KHz to 100MHz）Reference S

9、pur：-50dBc輸出時鐘占空比：4555%（附加功能 1，如完成可增加 5%評分）自動鎖定檢測功能：鎖定時間在 1000 個參考時鐘周期以內（附加功能 2，如完成可增加 10%評分）面積: 0.1mm2（含自動鎖定檢測，占空比調節(jié)及必要的偏置電路）在滿足上述條件下，盡量減小功耗（其它指標都滿足條件下，功耗最低者勝）。3.3.使用工藝：使用工藝：推薦使用華潤上華 0.18um 工藝4.作品提交內容作品提交內容：如果由于時間和工作量方面的限制不能對所有模塊完整設計，可以選取關鍵模塊（如 VCO、PFD、MMD）等模塊完成從電路到版圖和后仿的設計。 其余模塊可根據(jù)自身情況，完成系統(tǒng)級設計（行為級

10、仿真）或電路級設計。應注意，評分時，作品的完整度會作為評分的考量之一。撰寫一份簡明扼要的匯報文檔，主要闡述設計作品與傳統(tǒng)設計的差異和優(yōu)點，概述設計作品的功耗，面積和性能等關鍵指標。撰寫一份詳盡的設計文檔，至少包括以下內容：1）電路原理分析2）具體電路架構和設計參數(shù)3）電路原理圖及前仿結果，前仿環(huán)境的全部設計數(shù)據(jù)4）電路版圖及后仿結果，后仿環(huán)境全部設計數(shù)據(jù)。燕東微電子企業(yè)杯燕東微電子企業(yè)杯1.1.題目：基于環(huán)型振蕩器的具有展頻功能的鎖相環(huán)電路題目：基于環(huán)型振蕩器的具有展頻功能的鎖相環(huán)電路設計設計2.2.設計要求設計要求基于環(huán)型振蕩器結構，采用 Sigma-Delta 調制方式，設計具有展頻功能的

11、鎖相環(huán)電路。3.3.設計指標設計指標1）輸入?yún)⒖紩r鐘頻率范圍：15MHz100MHz；2）輸入?yún)⒖紩r鐘抖動(Jitter)大小的均方值（RMS）：0.005UI；3）時鐘倍頻系數(shù)：40；4）PLL 輸出時鐘：10 相；5）PLL 輸出時鐘抖動(Jitter)大小的均方值（RMS）：0.015UI；6）展頻調制頻率：50300KHz，變化步長：50KHz；7）展頻調制深度：13%， 變化步長：0.5%8）總電流：20mA4.4.作品提交內容作品提交內容如果由于時間和工作量方面的限制不能對所有模塊完整設計，可以選取關鍵模塊完成從電路到版圖和后仿的設計。其余模塊可根據(jù)自身情況，完成系統(tǒng)級設計（行為級

12、仿真）或電路級設計。應注意，評分時，作品的完整度會作為評分的考量之一。撰寫一份詳細的設計文檔，主要闡述設計作品的設計原理、創(chuàng)新性和實現(xiàn)方案的優(yōu)點，概述設計作品關鍵技術指標的優(yōu)化思路及最終結果。撰寫一份詳盡的設計文檔，至少包含以下內容：1）系統(tǒng)設計和系統(tǒng)仿真結果（可為行為級仿真）；2）電路原理分析；3）具體電路架構及設計參數(shù)；4）電路圖、RTL 代碼、仿真及后仿真結果；5）電路測試方案說明展訊通信企業(yè)杯展訊通信企業(yè)杯1.1.題目：高精度溫度檢測電路題目：高精度溫度檢測電路2.2.設計要求：設計要求：請根據(jù)以下要求設計高精度溫度檢測電路電源電壓：3.3V溫度檢測范圍：-40 度125 度絕對溫度精

13、度：1 度溫度分辨率：0.1 度總電流：200uA在滿足上述條件下，盡量減小面積。3.3.使用工藝：使用工藝：推薦使用華潤上華 0.18um 或 0.35um 工藝4.4.作品提交內容：作品提交內容：如果由于時間和工作量方面的限制不能對所有模塊完整設計， 可以選取關鍵模塊完成從電路到版圖和后仿的設計。其余模塊可根據(jù)自身情況，完成系統(tǒng)級設計（行為級仿真）或電路級設計。應注意，評分時，作品的完整度會作為評分的考量之一。撰寫一份簡明扼要的匯報文檔，主要闡述設計作品與傳統(tǒng)設計的差異和優(yōu)點，概述設計作品的功耗，面積和性能等關鍵指標。撰寫一份詳盡的設計文檔，至少包括以下內容：1）電路原理分析2）具體電路架

14、構和設計參數(shù)3）仿真及后仿結果。原理圖，版圖和仿真驗證環(huán)境的全部設計數(shù)據(jù)。5.5.說明說明本次賽題是設計檢測芯片溫度的電路， 它通常包括兩部分：溫敏元件（或電路）和 ADC。賽題對絕對溫度精度的要求是比較高的， 必須考慮工藝 Corner 以及隨機失配等的影響，因此可以考慮使用 Calibration 等技術。最終的檢測溫度通常是將 AD 轉換的結果代入相應的公式計算而得， 這一步的工作可以考慮不用電路實現(xiàn)，只需在報告中說明即可。IEEEIEEE 工程之星杯工程之星杯1.1.題目：適用于題目：適用于 5G5G 通信的寬帶低噪聲放大器（通信的寬帶低噪聲放大器（LNALNA）設）設計計2.2.設計

15、要求設計要求采用 CMOS 65nm（或 90nm）工藝節(jié)點，提供 PDK（productiondevelopment kit）以確定器件模型與參數(shù)，要求設計的電路圖（Schematic，不是版圖）經(jīng) Spice 仿真可達到如下指標：1）Vdd = 1.2V ；2）Rin = Rout = 503）3dB 帶寬 BW：0.5GHz6GHz；4）輸入匹配 S11：在 33dB 帶寬內 SS11 10dB。注：可利用輸入 bonding 線電感輔助輸入匹配；5）噪聲系數(shù) NF：在 3dB 帶寬內，最小值-10dBm;7）電壓增益：在 3dB 帶寬內，最大值22dB;8）在滿足指標要求基礎上，功耗盡

16、可能低；3.3.使用工藝和工具：使用工藝和工具：使用 65nm 的工藝庫， PDK 請關注大賽通知， 參賽題目確定后。 設計工具可使用 Synopsys 或 Cadence Spice 或 Spectre。如果不具備工具，請與大賽組委會聯(lián)系解決。4.4.相關資料相關資料請結合所給的賽題資料 pdf 了解賽題更多信息；5.5.作品提交內容作品提交內容撰寫一份詳細的匯報文檔，主要闡述設計作品的設計原理、創(chuàng)新性和實現(xiàn)方案的優(yōu)點，概述設計作品關鍵技術指標的優(yōu)化思路及最終結果。撰寫一份詳盡的技術文檔，至少包含以下內容：1)電路原理分析；2)具體電路架構及設計參數(shù)；3)電路圖、仿真結果及分析；設計賽創(chuàng)新杯

17、設計賽創(chuàng)新杯1 1、設計要求設計要求請根據(jù)某一具體的應用場景，設計整個系統(tǒng)或者系統(tǒng)中的關鍵模塊。要求設計圍繞著集成電路方向，可為模擬，數(shù)字，數(shù)?；旌弦约?FPGA 設計。須完成設計指標確認，原理圖仿真直到最后版圖設計和后仿真結果。2 2、設計指標設計指標設計指標不限，請根據(jù)應用場景自行確定。但要在設計報告中給出指標確定的依據(jù)和推算過程。3.3.中期作品提交內容：中期作品提交內容：1)1)應用場景描述，作品應用領域，技術先進性或市場需求與前景2)2)方案設計與論證4.4.最終作品提交內容最終作品提交內容提供項目設計報告，至少包含以下內容：1)應用場景描述，系統(tǒng)描述和設計指標確認過程2)電路原理分

18、析3)具體電路架構和設計參數(shù)4)仿真及后仿結果。原理圖，版圖和仿真驗證環(huán)境的全部設計數(shù)據(jù)。第七屆第七屆（20172017 年年）大學生集成電路設計大學生集成電路設計應用創(chuàng)新大賽應用應用創(chuàng)新大賽應用賽賽杯賽題目杯賽題目希格瑪企業(yè)杯希格瑪企業(yè)杯1.1.題目：磁共振式無線充電解決方案題目：磁共振式無線充電解決方案2.2.設計要求：設計要求：本設計要求設計一款中等功率的無線充電產(chǎn)品，發(fā)射裝置由220V 市電供電，接收裝置接收到能量給其連接的電池充電，需要接收裝置配有鋰電池充電管理功能，并完成必要的指示功能。為提高其效率和發(fā)射距離要求采用磁共振方式。本設計為板級設計，對方案中使用的芯片沒有任何限制。重點

19、是使用磁共振原理設計，并兼顧系統(tǒng)效率和可靠性。3.3.設計指標：設計指標：發(fā)射端電源電壓：220V 市電發(fā)射和接收線圈：外徑小于 10cm線圈間距：不小于 1cm接收器功率：36w，可給 18V 的電池 2A 充電，符合電池充電規(guī)范。效率要求：70%電池充滿電壓：4.2V狀態(tài)指示功能： （指示功能用 LED 閃爍或顯示不同顏色皆可）1)異物檢測：發(fā)射線圈上放置異物時，發(fā)射裝置不會發(fā)送能量，并做相應指示。2)充滿提示： 電池充滿后發(fā)射裝置給出相應指示。3)正在充指示：充電時，發(fā)射端實時指示被充電池的電量4.4.最終作品提交內容：最終作品提交內容：闡明設計思路及控制原理，概述設計作品的設計指標，撰

20、寫一份詳盡的設計文檔，至少包含以下內容：1）電路原理圖2）電路具體功能及工作原理介紹3）完整的 PCB 設計資料：PCB 設計層數(shù)原則上為 2 層，如需更多層請向組委會申請4）完整的測試報告5.5.制板驗證制板驗證a)優(yōu)勝作品將完整設計文檔提交后安排統(tǒng)一制板；b)實際測試后需要歸還 PCB 電路板并提交測試報告；時代民芯企業(yè)杯時代民芯企業(yè)杯1.1.題目：題目：北斗衛(wèi)星導航接收機算法的開發(fā)2.2.設計要求：設計要求：隨著我國北斗衛(wèi)星導航系統(tǒng)的建設，北斗應用進入了高速發(fā)展時期，北斗衛(wèi)星導航成為了很多電子設備的標配。為幫助相關專業(yè)的在校學生或從業(yè)人員進行衛(wèi)星導航相關知識的學習、研究和實踐，大賽提供了

21、一段在特定路段采集的衛(wèi)星接收機原始觀測量和衛(wèi)星電文，參賽選手需利用所提供的原始觀測量和衛(wèi)星電文，進行定位算法的實現(xiàn)。（具體文檔稍后給出，請注意大賽通知）設計實現(xiàn)使用的編程語言不限。3.3.設計指標：設計指標：水平定位精度優(yōu)于 5 米； 適應城市峽谷環(huán)境； 具備 RAIM 算法；具備定位濾波算法。4.4.作品提交內容：作品提交內容：開發(fā)一個軟件接收機定位算法，輸出定位結果；撰寫一份簡明扼要的匯報文檔，主要闡述作品的設計原理、設計方法。撰寫一份詳盡的設計文檔，至少包含以下內容：1)原理分析；2)具體方法；3)測試結果紫光同創(chuàng)企業(yè)杯紫光同創(chuàng)企業(yè)杯題目題目 1 1：基于：基于 FPGAFPGA 的的

22、vSLAMvSLAM 系統(tǒng)設計系統(tǒng)設計1 1、設計要求設計要求基于視覺信息的同步地圖創(chuàng)建與定位(vSLAM)問題是自主導航技術的關鍵，在一個未知的環(huán)境中，從一個位置出發(fā)，經(jīng)過一系列的位置并且在每一個位置利用視覺傳感器獲得周圍的環(huán)境信息，用于創(chuàng)建環(huán)境地圖，并根據(jù)環(huán)境地圖確定自身位置。請基于紫光同創(chuàng) Titan 系列 FPGA 設計一款 vSLAM 系統(tǒng)， 實現(xiàn)基于視覺信息的自動導航及定位。2.2.設計指標設計指標1）攝像頭種類不限2）支持自身定位3）支持路徑規(guī)劃4）支持障礙檢測3.3.作品提交內容作品提交內容提供項目設計報告，至少包含以下內容：1）實現(xiàn)原理描述2）電路原理圖以及 PCB 源文件3

23、）達到的關鍵技術指標4）RTL 代碼、Testbench5）演示作品4.4.使用工藝和工具：使用工藝和工具：Titan 相關資料請在下面網(wǎng)站自行下載：http:/ 報名確認后大賽組委會統(tǒng)一發(fā)送設計軟件和 license 申請。題目題目 2 2：基于：基于 FPGAFPGA 的人工智能圖像識別系統(tǒng)設計的人工智能圖像識別系統(tǒng)設計1 1、設計要求設計要求目前圖像識別技術方興未艾，在 ADAS、安防、銀行等領域展現(xiàn)出了巨大的潛力。目前的圖像識別無論在基礎算法，還是實現(xiàn)平臺上都有著多種形式以及各自的理解和特點。圖像識別的應用需求，包括人臉識別、車輛識別等，在視頻采集中加入圖像識別功能，以滿足實時的人員身

24、份認證、車輛信息抓取、人車跟蹤等終端應用需求。請以紫光同創(chuàng) Titan 系列 FPGA 為核心元器件， 采用深度學習技術來實現(xiàn)圖像識別系統(tǒng)。2 2、設計指標設計指標1)圖像識別采用FPGA實現(xiàn)深度學習算法；2)識別對象可包含但不限于人臉、 車輛；3)人臉檢測應用包含：基于可見光環(huán)境下的實時人臉檢測，如正確檢測人臉，并標記眼、鼻、口等特征信息；具有人臉姿態(tài)矯正功能；4)車輛識別應用包含：輪廓不完整車輛檢測識別，可識別部分被遮擋或位于畫面邊緣的車輛，不依賴車牌信息；對光線變化有良好的適應性；3 3、作品提交內容作品提交內容提供項目設計報告，至少包含以下內容：1)實現(xiàn)原理描述2)電路原理圖以及 PC

25、B 源文件3)達到的關鍵技術指標4)RTL 代碼、Testbench5)演示作品4 4、使用工藝和工具：使用工藝和工具：Titan 相關資料請在下面網(wǎng)站自行下載：http:/ 報名確認后大賽組委會統(tǒng)一發(fā)送設計軟件和 license 申請。題目 3：基于基于 FPGAFPGA 的全景影像系統(tǒng)設計的全景影像系統(tǒng)設計1 1、設計要求設計要求隨著圖像和計算機視覺技術的快速發(fā)展，越來越多的技術被應用到圖像視頻領域。在某些應用場景中，人們不再滿足單一的視角觀察，為擴大視野，就必須能感知 360全方位的環(huán)境，這就需要多個視覺傳感器的相互協(xié)同配合作用然后通過視頻合成處理，形成周圍的一整套的視頻圖像。全景影像系

26、統(tǒng)通常由前后左右的 4 個超廣角魚眼攝像頭和一個主機組成，同時采集四周的影像，經(jīng)過圖像處理單元矯正和拼接后，形成一幅四周的全景圖像，實時傳送到顯示設備上。請基于TITAN系列FPGA設計一款全景影像系統(tǒng)， 實現(xiàn)無縫的、360 度環(huán)視的影像采集、顯示。2 2、設計指標設計指標1)采用廣角攝像頭2)分辨率：標清及以上3)支持圖像實時無縫拼接4)支持魚眼矯正5)標定簡單快捷3 3、作品提交內容作品提交內容提供項目設計報告，至少包含以下內容：1)實現(xiàn)原理描述2)電路原理圖以及 PCB 源文件3)達到的關鍵技術指標4)RTL 代碼、Testbench5)演示作品4 4、使用工藝和工具：使用工藝和工具：Titan 相關資料請在下