第4章 組合邏輯電路

1、第第4 4章章 組合組合邏輯電路本章主要內容本章主要內容（1）組合邏輯電路的基本概念組合邏輯電路的基本概念（2）邏輯函數(shù)的卡諾圖化簡法）邏輯函數(shù)的卡諾圖化簡法（3）組合邏輯電路的分析）組合邏輯電路的分析 （4）組合邏輯電路的設計）組合邏輯電路的設計 (5) 幾種常用的組合邏輯電路幾種常用的組合邏輯電路4.1 幾個基本概念幾個基本概念n數(shù)字邏輯電路可以分為兩種類型：一類是數(shù)字邏輯電路可以分為兩種類型：一類是組合邏輯電路組合邏輯電路，另一類是另一類是時序邏輯電路時序邏輯電路。n一個邏輯電路，如果它在任何時刻的輸出僅僅是該時刻輸一個邏輯電路，如果它在任何時刻的輸出僅僅是該時刻輸入狀態(tài)的函數(shù)，而與先前

2、的輸入狀態(tài)無關，這樣的邏輯電入狀態(tài)的函數(shù)，而與先前的輸入狀態(tài)無關，這樣的邏輯電路稱為路稱為組合邏輯電路組合邏輯電路。4.1.1 “積之和積之和”與與“和之積和之積”n邏輯函數(shù)的邏輯函數(shù)的“與或與或”表達式表達式的形式，稱為邏輯函數(shù)的的形式，稱為邏輯函數(shù)的“積積之和之和”形式，也稱形式，也稱SP型型。例如：。例如： f（x1，x2，x3）=x1x2+x1x3+x1x2* x3 f（A,B,C,D）=ABC+BC* D+CD+A*CD* 它們是它們是“積之和積之和”形式的邏輯函數(shù)表達式。形式的邏輯函數(shù)表達式。n邏輯函數(shù)的邏輯函數(shù)的“或與或與”表達式表達式的形式，稱為邏輯函數(shù)的的形式，稱為邏輯函數(shù)的

3、“和和之積之積”形式，也稱形式，也稱PS型型。例如：。例如： F(u,v,w)=(u+v)(u*+w)(u+v*+w) F(A,B,C,D)=(A+B+C)(B*+C+D*)(A+D*) 它們是它們是“和之積和之積”形式的邏輯函數(shù)表達式。形式的邏輯函數(shù)表達式。n利用邏輯代數(shù)的基本公式，可以將任何一個邏輯函數(shù)化為利用邏輯代數(shù)的基本公式，可以將任何一個邏輯函數(shù)化為“積之和積之和”或或“和之積和之積”的形式的形式。4.1.2 最小項和最大項最小項和最大項1最小項最小項n設有設有n個變量，個變量，p為一個含有為一個含有n個因子的乘積項個因子的乘積項，如果在，如果在p中每個變量都以原變量或反變量的形式作

4、為一個因子出現(xiàn)中每個變量都以原變量或反變量的形式作為一個因子出現(xiàn)且僅出現(xiàn)一次，則稱且僅出現(xiàn)一次，則稱p為為n個變量的一個最小項。個變量的一個最小項。n例如例如:對于三個邏輯變量對于三個邏輯變量A、B、C來說，有來說，有A*B*C*，A*B*C，A*BC*，A*BC，AB*C*，AB*C，ABC*，ABC八個最小項。八個最小項。n一地說，對于一地說，對于n個變量，共有個變量，共有2n個最小項。個最小項。n為了簡化最小項的書寫，也可以用為了簡化最小項的書寫，也可以用mi表示最小項，并按下表示最小項，并按下述規(guī)則確定述規(guī)則確定i的值：的值： n當乘積項中的變量按序（當乘積項中的變量按序（A，B，C，

5、D，）排好以后，）排好以后，如果變量以原變量形式出現(xiàn)時記作如果變量以原變量形式出現(xiàn)時記作1，以反變量形式出現(xiàn)時，以反變量形式出現(xiàn)時記作記作0，并把這，并把這1和和0序列構成的二進制數(shù)化成相應的十進制序列構成的二進制數(shù)化成相應的十進制數(shù)，那么這個十進制數(shù)就是數(shù)，那么這個十進制數(shù)就是i的值。的值。n例如，與最小項例如，與最小項A*B*C*對應的二進制數(shù)碼為對應的二進制數(shù)碼為“000”，所以，所以記記A*B*C* =m0；與最小項；與最小項AB*C對應的二進制數(shù)碼為對應的二進制數(shù)碼為“101”，所以記，所以記AB*C =m5等。等。2最小項的性質最小項的性質（1）對于任意一個最小項，只有一組變量的取

6、值使得它的值）對于任意一個最小項，只有一組變量的取值使得它的值為為1，而在變量取其他各組值時，該最小項的值都為，而在變量取其他各組值時，該最小項的值都為0；不；不同的最小項，使得它的值為同的最小項，使得它的值為1的那一組變量的取值也不相同。的那一組變量的取值也不相同。（2）n個變量的全體最小項共有個變量的全體最小項共有2n個，而且它們的和為個，而且它們的和為1。 因為對于變量的任意一組取值都有一個最小項的值為因為對于變量的任意一組取值都有一個最小項的值為1，所以所以，全體最小項之和恒為，全體最小項之和恒為1。 （3）設設mi和和mj是是n個變量的兩個最小項，若個變量的兩個最小項，若ij，則，則

7、mimj=0。即即n個變量的任意兩個不同的最小項之積恒為個變量的任意兩個不同的最小項之積恒為0。 這是因為對于變量的任意一組取值，這是因為對于變量的任意一組取值，mi和和mj不可能同時不可能同時為為1，因此，因此mimj恒為恒為0。3最大項最大項n與最小項相對應，還有最大項，定義如下：與最小項相對應，還有最大項，定義如下： n設有設有n個變量，個變量，p為一個具有為一個具有n項的和項的和，如果在，如果在p中每一個中每一個變量都以原變量或者反變量的形式作為一項出現(xiàn)且僅出現(xiàn)變量都以原變量或者反變量的形式作為一項出現(xiàn)且僅出現(xiàn)一次，則稱一次，則稱p為為n個變量的一個最大項。個變量的一個最大項。n同樣，

8、對于同樣，對于n個變量來說，最大項共有個變量來說，最大項共有2n個。個。n例如，兩個變量的四個最大項為：例如，兩個變量的四個最大項為：A*+B*，A*+B，A+B*，A+B。4.1.3 最小項表達式和最大項表達式最小項表達式和最大項表達式n一個邏輯函數(shù)的一個邏輯函數(shù)的SP型或型或PS型并不是唯一的，這仍給人們型并不是唯一的，這仍給人們研究邏輯函數(shù)問題帶來一些不便，但由最小項所構成的研究邏輯函數(shù)問題帶來一些不便，但由最小項所構成的“與或與或”表達式和由最大項所構成的表達式和由最大項所構成的“或與或與”表達式卻是表達式卻是唯一的。唯一的。n由最小項之和所構成的邏輯表達式，稱為邏輯函數(shù)的最小由最小項

9、之和所構成的邏輯表達式，稱為邏輯函數(shù)的最小項表達式，也叫邏輯函數(shù)的項表達式，也叫邏輯函數(shù)的規(guī)范規(guī)范“積積-和和”式式，或叫邏輯，或叫邏輯函數(shù)的函數(shù)的第一范式第一范式。例如：。例如： F（A,B,C）=A*BC+AB*C+ABC 就是邏輯函數(shù)就是邏輯函數(shù)F的最小項表達式或第一范式。為了簡化可的最小項表達式或第一范式。為了簡化可寫成：寫成： F（A,B,C）=m3+m5+m7=m（3,5,7）n由最大項之積所構成的邏輯表達式，稱為邏輯函數(shù)的由最大項之積所構成的邏輯表達式，稱為邏輯函數(shù)的最大最大項表達式，項表達式，也也稱稱邏輯函數(shù)的邏輯函數(shù)的第二范式第二范式。例如：。例如： F（A,B,C）=(A+

10、B+C)(A+B+C*)(A*+B+C) 就是邏輯函數(shù)就是邏輯函數(shù)F的最大項表達式或第二范式。的最大項表達式或第二范式。定理定理 n n個變量的任何一個邏輯函數(shù)，都可以展開成一組最小個變量的任何一個邏輯函數(shù)，都可以展開成一組最小項的和或最大項的積，并且這種展開是唯一的。項的和或最大項的積，并且這種展開是唯一的。n這是一個很重要的定理，它的另一種敘述方法是：這是一個很重要的定理，它的另一種敘述方法是： n n個變量的任何一個邏輯函數(shù)，都可以展開成第一范式或個變量的任何一個邏輯函數(shù)，都可以展開成第一范式或第二范式，并且這種展開是唯一的。第二范式，并且這種展開是唯一的。 所以也稱它為所以也稱它為范式

11、定理范式定理。 n該定理之所以重要，是因為由該定理之所以重要，是因為由“最小項的和最小項的和”或或“最大項最大項的積的積”所組成的邏輯函數(shù)表達式是唯一的，這給研究和使所組成的邏輯函數(shù)表達式是唯一的，這給研究和使用邏輯函數(shù)帶來極大的方便。用邏輯函數(shù)帶來極大的方便。n特別是第一范式，這實際上告訴我們，可以把最小項看作特別是第一范式，這實際上告訴我們，可以把最小項看作構成邏輯函數(shù)的基本元素。也就是可以把任何一個邏輯函構成邏輯函數(shù)的基本元素。也就是可以把任何一個邏輯函數(shù)，看做由若干最小項所構成。數(shù)，看做由若干最小項所構成。n對第二范式的研究，由于邏輯函數(shù)的對偶性，完全可以由對第二范式的研究，由于邏輯函

12、數(shù)的對偶性，完全可以由對第一范式的研究推出。對第一范式的研究推出。n下面下面給出由給定的邏輯函數(shù)寫出它的范式的方法。給出由給定的邏輯函數(shù)寫出它的范式的方法。（1）真值表法：）真值表法：對給定的邏輯函數(shù)，列出它的真值表，然對給定的邏輯函數(shù)，列出它的真值表，然后由真值表寫出范式。后由真值表寫出范式。n第一范式：第一范式： 在真值表中，找出函數(shù)在真值表中，找出函數(shù)F的值為的值為1的所有行，的所有行，對每一行變量的取值組合，如果變量取值為對每一行變量的取值組合，如果變量取值為1，則寫出相，則寫出相應的原變量；如果變量取值為應的原變量；如果變量取值為0，則寫出相應的反變量。，則寫出相應的反變量。n然后寫

13、出該行變量取值所對應的變量之積，就得到該函然后寫出該行變量取值所對應的變量之積，就得到該函數(shù)的一個最小項，再把所有這樣的最小項相加，就是該數(shù)的一個最小項，再把所有這樣的最小項相加，就是該函數(shù)的第一范式，即該函數(shù)的最小項表達式。函數(shù)的第一范式，即該函數(shù)的最小項表達式。n第二范式：第二范式： 在真值表中，找出函數(shù)在真值表中，找出函數(shù)F的值為的值為0的所有行，的所有行，對每一行變量的取值組合，如果變量取值為對每一行變量的取值組合，如果變量取值為1，則寫出相，則寫出相應的反變量；如果變量取值為應的反變量；如果變量取值為0，則寫出相應的原變量。，則寫出相應的原變量。n然后寫出該行變量取值所對應的變量之和

14、，就得到該函數(shù)然后寫出該行變量取值所對應的變量之和，就得到該函數(shù)的一個最大項，再把所有這樣的最大項相乘，就是該函數(shù)的一個最大項，再把所有這樣的最大項相乘，就是該函數(shù)的第二范式，即該函數(shù)的最大項表達式。的第二范式，即該函數(shù)的最大項表達式。（2）公式法）公式法 （詳見教材（詳見教材P54）4.2 邏輯函數(shù)的卡諾圖化簡法邏輯函數(shù)的卡諾圖化簡法4.2.1 卡諾圖卡諾圖n卡諾圖是用幾何圖形形象化地表示邏輯函數(shù)的真值表，即卡諾圖是用幾何圖形形象化地表示邏輯函數(shù)的真值表，即卡諾圖和真值表二者有一一對應的關系，每個最小項在真卡諾圖和真值表二者有一一對應的關系，每個最小項在真值表上占一行，而在卡諾圖上占一個小格

15、。值表上占一行，而在卡諾圖上占一個小格。n圖圖4.1和圖和圖4.2表示了兩種形式的卡諾圖。對于多于六個變表示了兩種形式的卡諾圖。對于多于六個變量的卡諾圖，因為它缺乏幾何直觀性，從而也就失去了實量的卡諾圖，因為它缺乏幾何直觀性，從而也就失去了實際使用意義。際使用意義。 圖圖4.1 二到五變量卡諾圖二到五變量卡諾圖 圖圖4.2 二到五變量卡諾圖的另一種形式二到五變量卡諾圖的另一種形式n從圖從圖4.2所示的卡諾圖可以看到，每個變量及其反變量各占所示的卡諾圖可以看到，每個變量及其反變量各占卡諾圖區(qū)域的一半，每一個編號的小格都是所有變量（原卡諾圖區(qū)域的一半，每一個編號的小格都是所有變量（原變量或反變量）

16、的變量或反變量）的“與與”（交）。（交）。n例如對于四變量的卡諾圖，編號為例如對于四變量的卡諾圖，編號為13的小格是變量的小格是變量A、B、C*、D的的“與與”（交），即（交），即m13=ABC*D。如果這個小格內。如果這個小格內被 記 為被 記 為 1 ， 則 表 示 相 應 的 最 小 項 被 賦 值 為， 則 表 示 相 應 的 最 小 項 被 賦 值 為 1 ， 即， 即m13=ABC*D=1。n卡諾圖與一個邏輯函數(shù)的真值表完全等價，卡諾圖與一個邏輯函數(shù)的真值表完全等價，并且等價于一并且等價于一個規(guī)范的個規(guī)范的“積積-和和”表達式表達式邏輯函數(shù)的最小項表達式。邏輯函數(shù)的最小項表達式。n

17、所以稱卡諾圖為邏輯函數(shù)的最小項圖示或最小項方塊圖。所以稱卡諾圖為邏輯函數(shù)的最小項圖示或最小項方塊圖。例例4-3 一個三變量邏輯函數(shù)的卡諾圖、真值表和最小項表達一個三變量邏輯函數(shù)的卡諾圖、真值表和最小項表達式示于圖式示于圖4.3，從中可以看出三者之間的對應關系。，從中可以看出三者之間的對應關系。 圖圖4.3 卡諾圖、真值表、最小項表達式的比較卡諾圖、真值表、最小項表達式的比較n圖圖4.3（a）、（）、（b）、（）、（c）三者的邏輯意義完全相同，只）三者的邏輯意義完全相同，只是表示形式不同。是表示形式不同。n其中其中（a）為幾何圖形，）為幾何圖形，（b）為數(shù)字表格，）為數(shù)字表格，（c）為數(shù)學）為數(shù)

18、學表達式表達式。n依據(jù)它們各自的特點而分別在不同的場合得到應用。但基依據(jù)它們各自的特點而分別在不同的場合得到應用。但基于人們閱讀圖形優(yōu)于閱讀表格及數(shù)學表達式的特點，而以于人們閱讀圖形優(yōu)于閱讀表格及數(shù)學表達式的特點，而以卡諾圖的表示方式最具有幾何直觀性卡諾圖的表示方式最具有幾何直觀性。n卡諾圖的表示方式在邏輯函數(shù)的化簡中得到廣泛應用。卡諾圖的表示方式在邏輯函數(shù)的化簡中得到廣泛應用。4.2.2 卡諾圖的編號卡諾圖的編號n卡諾圖的小方格編號原則為：卡諾圖的小方格編號原則為： 任意一個小方格的編號（以二進制表示）與其相鄰小方格任意一個小方格的編號（以二進制表示）與其相鄰小方格的編號相比僅有一位不同。的

19、編號相比僅有一位不同。n由于每個小方格的編號用由于每個小方格的編號用n位二進制數(shù)表示，而使一個位二進制數(shù)表示，而使一個n位位的二進制數(shù)只有一位改變（的二進制數(shù)只有一位改變（1變變0，或，或0變變1），恰好可找出），恰好可找出n個二進制數(shù)，這些二進制數(shù)就是這個格的相鄰格的編號。個二進制數(shù)，這些二進制數(shù)就是這個格的相鄰格的編號。n卡諾圖中某小方格的相鄰格的個數(shù)等于它的二進制編號的卡諾圖中某小方格的相鄰格的個數(shù)等于它的二進制編號的位數(shù)或相應最小項的邏輯變量個數(shù)。位數(shù)或相應最小項的邏輯變量個數(shù)。n對于五變量的卡諾圖，如圖對于五變量的卡諾圖，如圖4.1（d），共），共32個小方格分為個小方格分為左右兩個

20、矩形來表示，每個小方格仍有五個相鄰小方格，左右兩個矩形來表示，每個小方格仍有五個相鄰小方格，其中四個可在這個小方格所在的矩形內找到，第五個可在其中四個可在這個小方格所在的矩形內找到，第五個可在另一個矩形的另一個矩形的對應位置對應位置上找到，如上找到，如m11除與左邊矩形內的除與左邊矩形內的m9、m10、m15、m3相鄰之外，還與右邊矩形內的相鄰之外，還與右邊矩形內的m27相鄰。相鄰。n所謂對應位置，所謂對應位置，可這樣理解：把一個矩形重疊到另一個矩可這樣理解：把一個矩形重疊到另一個矩形之上，透視地看，上邊矩形的一個小方格就和下邊矩形形之上，透視地看，上邊矩形的一個小方格就和下邊矩形的一個小方格

21、相對應。的一個小方格相對應。n在使用五變量卡諾圖時，往往有人誤把在使用五變量卡諾圖時，往往有人誤把m8與與m16（或（或m9與與m17等）認為是相鄰格，其實只要比較一下它們對應的二等）認為是相鄰格，其實只要比較一下它們對應的二進制數(shù)就可知道，它們并不具備相鄰格的條件。進制數(shù)就可知道，它們并不具備相鄰格的條件。4.2.3 用卡諾圖化簡邏輯函數(shù)用卡諾圖化簡邏輯函數(shù) n用卡諾圖進行邏輯化簡的出發(fā)點是最小項表達式，化簡的用卡諾圖進行邏輯化簡的出發(fā)點是最小項表達式，化簡的目標與用公式法化簡的目標相同，即：目標與用公式法化簡的目標相同，即： （1）乘積項的數(shù)目最少；）乘積項的數(shù)目最少；（2）在滿足乘積項數(shù)

22、目最少的情況下，每個乘積項的變量）在滿足乘積項數(shù)目最少的情況下，每個乘積項的變量個數(shù)最少。個數(shù)最少。例例4-5 化簡邏輯函數(shù)化簡邏輯函數(shù)F(A,BC,D)=m(0,1,3,8,9,11,13,14)所以所以，F(xiàn)(A,B,C,D)=ABCD+ACD+BD+BC例例4-6 化簡邏輯函數(shù)化簡邏輯函數(shù) 所以，所以，F(xiàn)(A,B,C,D)=ACD+ABCD+BCD+ABCD+ABCF(A,B,C,D)=AC+AB+ABDn利用卡諾圖進行邏輯函數(shù)化簡時應注意的幾個問利用卡諾圖進行邏輯函數(shù)化簡時應注意的幾個問題：題： （1）在卡諾圖上合并最小項時，總是按）在卡諾圖上合并最小項時，總是按2的乘冪來組合方格，的乘

23、冪來組合方格，即把即把2個方格、個方格、4個方格、個方格、8個方格等合并起來。個方格等合并起來。2個方格合個方格合并可以消去并可以消去1個變量，個變量，4個方格合并可以消去個方格合并可以消去2個變量，個變量，8個個方格合并可以消去方格合并可以消去3個變量，等等。個變量，等等。（2）把盡可能多的方格合并成一組，組越大，合并而成的）把盡可能多的方格合并成一組，組越大，合并而成的乘積項的變量個數(shù)就越少。乘積項的變量個數(shù)就越少。（3）用盡可能少的組覆蓋邏輯函數(shù)的全部最小項，組越少，）用盡可能少的組覆蓋邏輯函數(shù)的全部最小項，組越少，化簡而得到的乘積項數(shù)目就越少?；喍玫降某朔e項數(shù)目就越少。（4）在實現(xiàn)

24、上述（）在實現(xiàn)上述（1）和（）和（2）時，一個最小項可以根據(jù)需）時，一個最小項可以根據(jù)需要使用多次，但至少也要使用一次。要使用多次，但至少也要使用一次。（5）一旦所有的最小項都被覆蓋一次以后，化簡就停止。）一旦所有的最小項都被覆蓋一次以后，化簡就停止。 4.3 不完全規(guī)定的邏輯函數(shù)的化簡方法不完全規(guī)定的邏輯函數(shù)的化簡方法4.3.1 無關最小項的概念無關最小項的概念n在某些實際問題中，一個在某些實際問題中，一個n變量的邏輯函數(shù)并不是與變量的邏輯函數(shù)并不是與2n 個個最小項都有關，而僅與其中一部分有關，與另一部分則無最小項都有關，而僅與其中一部分有關，與另一部分則無關，即這另一部分最小項并不能決定

25、該函數(shù)的值。我們把關，即這另一部分最小項并不能決定該函數(shù)的值。我們把這些不能決定函數(shù)值的最小項稱為無關最小項。這些不能決定函數(shù)值的最小項稱為無關最小項。n無關最小項或非規(guī)定項在兩種情況下出現(xiàn)：無關最小項或非規(guī)定項在兩種情況下出現(xiàn)：n第一，第一，有時某些輸入變量的取值組合根本不會出現(xiàn)，那么有時某些輸入變量的取值組合根本不會出現(xiàn)，那么相應的最小項能夠以任意方式供選擇使用。既可以認為這相應的最小項能夠以任意方式供選擇使用。既可以認為這些最小項使函數(shù)的值為些最小項使函數(shù)的值為1，也可以認為這些最小項使函數(shù)，也可以認為這些最小項使函數(shù)的值為的值為0。這要由它們對簡化邏輯函數(shù)是否有好處來決定。這要由它們對

26、簡化邏輯函數(shù)是否有好處來決定。n第二，第二，對已知的一個邏輯網絡，雖然所有的輸入組合都可對已知的一個邏輯網絡，雖然所有的輸入組合都可能發(fā)生，但是我們只對某些輸入組合才要求函數(shù)的輸出為能發(fā)生，但是我們只對某些輸入組合才要求函數(shù)的輸出為1或或0，而對另外一些輸入組合，函數(shù)究竟輸出為，而對另外一些輸入組合，函數(shù)究竟輸出為1還是為還是為0，我們并不關心。我們并不關心。4.3.2 利用無關最小項化簡邏輯函數(shù)利用無關最小項化簡邏輯函數(shù)n因為無關最小項可以隨意加到函數(shù)中去或不加到函數(shù)中去，因為無關最小項可以隨意加到函數(shù)中去或不加到函數(shù)中去，而并不影響該函數(shù)原有的實際邏輯功能，所以，恰當?shù)剡x而并不影響該函數(shù)原

27、有的實際邏輯功能，所以，恰當?shù)剡x擇無關最小項，可以使邏輯函數(shù)極大地簡化。擇無關最小項，可以使邏輯函數(shù)極大地簡化。n 例例 如下圖所示，是一個用于如下圖所示，是一個用于“四舍五入四舍五入”的邏輯電路，的邏輯電路，輸入輸入A,B,C,D按按8421編碼，即編碼，即X=8A+4B+2C+D，要求當，要求當X5時，輸出時，輸出F=1；否則；否則F=0，求，求F的最簡的最簡“與或與或”表達式。表達式。根據(jù)題意，列真值表。在真值表中的根據(jù)題意，列真值表。在真值表中的A,B,C,D的的6種取值組合種取值組合（10101111）在本問題中是不可能出現(xiàn)的。在本問題中是不可能出現(xiàn)的。對于這對于這6種取值，可以隨意

28、選擇種取值，可以隨意選擇F的值為的值為“1”還是為還是為“0”，而，而對該邏輯電路的實際功能無關緊要。對該邏輯電路的實際功能無關緊要。 這這6種取值組合所對應的最小項就稱種取值組合所對應的最小項就稱無關最小項。無關最小項。與它們對應與它們對應的的F值記為值記為“d” (dont care)d既可認為是既可認為是“1”，也可以，也可以認為是認為是“0”，根據(jù)化簡的需要而定。，根據(jù)化簡的需要而定。X A B C DF0123456789- 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1

29、1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 10000011111ddddddF(A,B,C,D)= m(5,6,7,8,9)+ d(10,11,12,13,14,15)所以，所以， F(A,B,C,D)= A+BC+BD4.4 組合邏輯電路的分析組合邏輯電路的分析組合邏輯電路的分析，組合邏輯電路的分析，就是對給定的組合邏輯電路進行邏就是對給定的組合邏輯電路進行邏輯描述，找出與該電路相對應的輸入、輸出邏輯關系表達輯描述，找出與該電路相對應的輸入、輸出邏輯關系表達式，并在必要時進行化簡或評價該電路設計是否合理等。式，并在必要時進行化簡或評價該電路設

30、計是否合理等。n組合邏輯電路的分析組合邏輯電路的分析基本步驟：基本步驟：（1）根據(jù)給定的電路，逐級寫出輸入、輸出關系式；）根據(jù)給定的電路，逐級寫出輸入、輸出關系式；（2）依次代入，最后得到整個電路的輸入、輸出關系式；）依次代入，最后得到整個電路的輸入、輸出關系式；（3）如能化簡，則進行化簡，明確電路的功能和改進方案。）如能化簡，則進行化簡，明確電路的功能和改進方案。例例4-12 分析圖分析圖4.14所示的組合邏輯電路。所示的組合邏輯電路。 圖圖4.14 例例4-12邏輯電路圖邏輯電路圖 n由圖由圖4.12 容易得出：容易得出： y1= (ABC)*， y2= (ABC*)* y3= (A*BC

31、)*， y4= (AB*C)* 所以輸出所以輸出F的表達式為：的表達式為： F=ABC+ABC*+A*BC+AB*Cn分析該電路的結構能否再簡化一些。畫出分析該電路的結構能否再簡化一些。畫出F的卡諾圖，的卡諾圖，如如圖圖4.15所示所示。從卡諾圖可明顯看出，。從卡諾圖可明顯看出，F(xiàn)可化簡為：可化簡為： F=AB+AC+BCn根據(jù)化簡后的根據(jù)化簡后的F表達式可畫出如圖表達式可畫出如圖4.16所示的邏輯電路圖。所示的邏輯電路圖。它比圖它比圖4.14所示的邏輯電路節(jié)省了所示的邏輯電路節(jié)省了4個個“與非與非”門。門。 圖圖4.15 例例2卡諾圖卡諾圖 圖圖4.16 簡化后的邏輯電路圖簡化后的邏輯電路圖

32、 4.5 組合邏輯電路的設計組合邏輯電路的設計組合邏輯電路的設計也稱組合邏輯電路的綜合，它是一個組合邏輯電路的設計也稱組合邏輯電路的綜合，它是一個與組合邏輯電路的分析相反的過程，即它是由給定的邏輯與組合邏輯電路的分析相反的過程，即它是由給定的邏輯功能求得實現(xiàn)這個功能的邏輯電路。功能求得實現(xiàn)這個功能的邏輯電路?；静襟E：基本步驟： (1) (1) 根據(jù)邏輯功能列真值表；根據(jù)邏輯功能列真值表； (2) (2) 由真值表寫出邏輯函數(shù)的最小項表達式。由真值表寫出邏輯函數(shù)的最小項表達式。 (3) 化簡，并根據(jù)可能提供的門電路類型，將表達式化成化簡，并根據(jù)可能提供的門電路類型，將表達式化成所需要的表達式；

33、所需要的表達式； (4) 畫出邏輯電路圖。畫出邏輯電路圖。4.5 組合邏輯電路的設計組合邏輯電路的設計組合邏輯電路的組合邏輯電路的設計設計也稱組合邏輯電路的也稱組合邏輯電路的綜合綜合，它是一個，它是一個與組合邏輯電路的分析相反的過程，即它是由給定的邏輯與組合邏輯電路的分析相反的過程，即它是由給定的邏輯功能求得實現(xiàn)相應功能的邏輯電路。功能求得實現(xiàn)相應功能的邏輯電路?；静襟E：基本步驟： (1) (1) 根據(jù)邏輯功能列真值表；根據(jù)邏輯功能列真值表； (2) (2) 由真值表寫出邏輯函數(shù)的最小項表達式；由真值表寫出邏輯函數(shù)的最小項表達式； (3) 化簡，并根據(jù)可能提供的門電路類型，將表達式化成化簡，

34、并根據(jù)可能提供的門電路類型，將表達式化成 所需要的表達式；所需要的表達式； (4) 畫出邏輯電路圖。畫出邏輯電路圖。1. 全加器（全加器（Full Adder）的設計）的設計全加器：全加器：實現(xiàn)兩個一位二進制數(shù)相加并考慮低位進位的邏實現(xiàn)兩個一位二進制數(shù)相加并考慮低位進位的邏輯電路。它具有三個輸入端和兩個輸出端，三個輸入端分輯電路。它具有三個輸入端和兩個輸出端，三個輸入端分別是加數(shù)、被加數(shù)及低位進位數(shù)，兩個輸出端分別是別是加數(shù)、被加數(shù)及低位進位數(shù)，兩個輸出端分別是和數(shù)和數(shù)及及進位數(shù)。進位數(shù)。設計要求：設計一個由設計要求：設計一個由“與非與非”門構成的全加器電路。門構成的全加器電路。設計：設計：（

35、1）列真值表：）列真值表：設兩個一位的二進制數(shù)分別為設兩個一位的二進制數(shù)分別為A和和B，低，低位來的進位為位來的進位為J，相加后產生的，相加后產生的“全加和全加和”為為H，全加進，全加進位為位為J。（2）輸出函數(shù)的最小項表達式為：）輸出函數(shù)的最小項表達式為： A B J H J 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1H= A B J+ A B J+ A B J + A B J = m(1,2,4,7)J= A B J +A B J+A B J+A B J = m (3,5,6

36、,7)（3）化簡：）化簡： 由圖可見：由圖可見： H的表達式已不能再進行化簡的表達式已不能再進行化簡 J=BJ+AJ+AB6375ABJABJ2417ABJABJ（4）用）用“與非與非”門實現(xiàn)，畫出邏輯圖。門實現(xiàn)，畫出邏輯圖。2. 代碼轉換電路的設計代碼轉換電路的設計設計要求：設計要求：設計一個設計一個“余余3碼碼”到到“8421碼碼”的代碼轉換的代碼轉換電路。電路。（1）列真值表；）列真值表；（2）寫出各輸出函數(shù)的最小項表達式；）寫出各輸出函數(shù)的最小項表達式；（3）用卡諾圖法化簡；）用卡諾圖法化簡；（4）畫出邏輯圖。）畫出邏輯圖。 詳見教材詳見教材P65-674.6 幾種常用的組合邏輯電路幾

37、種常用的組合邏輯電路1. 加法器加法器2. 譯碼器譯碼器3. 編碼器編碼器4. 多路選擇器多路選擇器5. 多路分配器多路分配器1. 加法器（加法器（Adder）n n由于由于J0恒為恒為0，所以，所以0 可用一個半加器代替。這種結構可用一個半加器代替。這種結構的加法器稱為的加法器稱為“串行進位的加法器串行進位的加法器”（ripple-carry adder），其正確的和數(shù)應形成于最高位的進位），其正確的和數(shù)應形成于最高位的進位Jn+1產產生之后。生之后。n相加的二進制位數(shù)越多，則進位傳播時間越長，加法相加的二進制位數(shù)越多，則進位傳播時間越長，加法器的速度也就越慢。除此以外，還有器的速度也就越慢

38、。除此以外，還有“并行進位加法并行進位加法器器”、“分組進位加法器分組進位加法器”等。等。n-10nJ0H0J1Jn-1Jn+1Hn-1HnBn-1An-1B0A0BnAn2. 譯碼器（譯碼器（Decoder）n邏輯特性：有邏輯特性：有n個輸入變量，個輸入變量，2n個輸出，每個輸出對應于個輸出，每個輸出對應于一個一個n變量的最小項。變量的最小項。n由最小項的性質容易得出，在譯碼器的由最小項的性質容易得出，在譯碼器的2n個輸出中，任何個輸出中，任何時刻僅有一個輸出為時刻僅有一個輸出為“1”，而其余的，而其余的2n -1個輸出為個輸出為“0”。n一般結構一般結構譯碼器譯碼器Decodern位輸入位

39、輸入代碼代碼2n個輸個輸出信號出信號3-8譯碼器（譯碼器（3 to 8 decoder） n3+23=11塊門電路塊門電路n一般地說，需一般地說，需n+2n塊門電路塊門電路n現(xiàn)成產品現(xiàn)成產品SN74138(3-8譯碼器譯碼器)SN74154(4-16譯碼器譯碼器)A B Cm0CBACBACBABCACBACBACABABCC B Am1m2m3m4m5m6m7ABC多級譯碼器多級譯碼器n前面的前面的“3-8譯碼器譯碼器”為單級譯碼器，此外還有多級譯碼為單級譯碼器，此外還有多級譯碼器，如矩陣式二級譯碼器、矩陣式三級譯碼器等。器，如矩陣式二級譯碼器、矩陣式三級譯碼器等。n矩陣式多級譯碼器的矩陣式

40、多級譯碼器的優(yōu)點優(yōu)點：降低了對門電路的扇入要求。：降低了對門電路的扇入要求。缺點：缺點：增加了門電路的數(shù)目；增加了級數(shù)增加了譯碼時增加了門電路的數(shù)目；增加了級數(shù)增加了譯碼時間。間。3. 編碼器編碼器n實現(xiàn)編碼操作的電路叫實現(xiàn)編碼操作的電路叫編碼器（編碼器（Encoder）。編碼器的功。編碼器的功能與譯碼器相反，它能夠形成與輸入信號（被編碼的對象）能與譯碼器相反，它能夠形成與輸入信號（被編碼的對象）相對應的輸出代碼。相對應的輸出代碼。n如果輸入信號的個數(shù)為如果輸入信號的個數(shù)為N，輸出代碼的位數(shù)為，輸出代碼的位數(shù)為n，則，則N與與n應滿足關系式應滿足關系式N2n，即輸入信號最多為，即輸入信號最多為

41、2n個。個。n編碼器的一般結構編碼器的一般結構如圖如圖4.30 所示所示。圖圖4.30 編碼器的一般結構編碼器的一般結構n編碼器的設計方法為：編碼器的設計方法為： n首先列出輸入輸出真值表，通過真值表反映出與輸入信號首先列出輸入輸出真值表，通過真值表反映出與輸入信號分別為分別為1時相對應的時相對應的n位輸出代碼；然后，畫出邏輯圖。位輸出代碼；然后，畫出邏輯圖。n一個一個“4-2編碼器編碼器”的真值表的真值表如表如表4-8所示所示，邏輯圖，邏輯圖如圖如圖4.31所示所示。n 表表4-8 4-2編碼器真值表編碼器真值表n n 圖圖4.31 4-2編碼器邏輯圖編碼器邏輯圖 輸入輸入 輸出輸出 W X

42、 Y ZD1 D2 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 00 0 0 11 01 1n由表由表4-8可見，盡管可見，盡管4位輸入信號（位輸入信號（W、X、Y、Z）最多有）最多有16種取值組合，但由于輸出代碼僅有種取值組合，但由于輸出代碼僅有2位，所以只能與位，所以只能與4種種輸入信號的取值組合相對應，其余的輸入信號的取值組合相對應，其余的12種輸入信號取值組種輸入信號取值組合我們并不關心。如果用卡諾圖方法化簡，可以把它們當合我們并不關心。如果用卡諾圖方法化簡，可以把它們當作無關最小項。輸出代碼作無關最小項。輸出代碼00、01、10、11分別與分別與4位輸入位輸入信號單獨

43、為信號單獨為1時的狀態(tài)相對應?？梢杂弥苯佑^察的方法得時的狀態(tài)相對應。可以用直接觀察的方法得到輸出函數(shù)的最簡表達式為：到輸出函數(shù)的最簡表達式為： D0= W *Y* D1= W* X*n即，只要輸入即，只要輸入W=0且且Y=0，則輸出，則輸出D0=1；只要輸入；只要輸入W=0且且X=0，則輸出，則輸出D1=1。上述的最簡輸出表達式也可用卡諾圖。上述的最簡輸出表達式也可用卡諾圖法（利用無關最小項）化簡得到。法（利用無關最小項）化簡得到。 4. 多路選擇器（多路選擇器（Multiplexer）( 1) 邏輯特性邏輯特性n多路選擇器又稱多路選擇器又稱“多路器多路器”。它的基本功能是等效于一個。它的基本

44、功能是等效于一個“單刀多擲單刀多擲”開關。如圖所示為一個開關。如圖所示為一個“單刀多擲單刀多擲”開關，開關，其作用是通過開關的轉換作用，將輸入其作用是通過開關的轉換作用，將輸入A或或B傳送到輸出傳送到輸出去。去。n單刀多擲開關單刀多擲開關輸入輸入輸出輸出原理圖原理圖n n它具有它具有2n個輸入和一個輸個輸入和一個輸出，由出，由n位控制信號的不位控制信號的不同組合來控制其選擇，并同組合來控制其選擇，并將選擇的輸入信號送到輸將選擇的輸入信號送到輸出端去。出端去。n多路選擇器的邏輯功能與多路選擇器的邏輯功能與上面的上面的“單刀多擲開關單刀多擲開關”類似，它也是從多個輸入類似，它也是從多個輸入中選出一

45、個，并把它送到中選出一個，并把它送到輸出端去。輸出端去。n一般結構如左圖所示。一般結構如左圖所示。多路選擇器n位控制信號位控制信號2n個個輸入輸入輸出輸出四輸入多路選擇器四輸入多路選擇器（“四選一四選一”多路選擇器）多路選擇器）n原理圖原理圖n功能表功能表+a1a2a3a4FS1S2“控制字控制字”，也稱，也稱“地址輸入地址輸入”地址輸入地址輸入 S1 S2輸出輸出 F0 0a10 1a21 0a31 1a4n圖形符號圖形符號n輸出邏輯表達式輸出邏輯表達式n用途用途1.用作數(shù)據(jù)傳輸時的選擇開關。用作數(shù)據(jù)傳輸時的選擇開關。2.實現(xiàn)某些邏輯函數(shù)實現(xiàn)某些邏輯函數(shù)n典型產品典型產品SN74157（二選

46、一）（二選一）SN74153（四選一）（四選一）SN74152（八選一）（八選一）SN74150（十六選一）（十六選一）四輸入多路選擇器421321221121aSSaSSaSSaSSFa1a2a3F輸入函數(shù)地址輸入Fa4S1S2(2 ) 用多路選擇器實現(xiàn)邏輯函數(shù)用多路選擇器實現(xiàn)邏輯函數(shù)n例例1：用四輸入多路選擇器實現(xiàn)邏輯函數(shù)：用四輸入多路選擇器實現(xiàn)邏輯函數(shù)：n將此結果與四輸入多路選擇器的將此結果與四輸入多路選擇器的“輸出邏輯表達式輸出邏輯表達式”相對照即可發(fā)現(xiàn)，只要把輸入變量相對照即可發(fā)現(xiàn)，只要把輸入變量A、B分別接到地址分別接到地址輸入端輸入端S1、S2，而把，而把1、C、1、 分別作為四

47、個輸入函分別作為四個輸入函數(shù)數(shù)a1， a2， a3， a4，就可以用這個，就可以用這個“四輸入多路選擇四輸入多路選擇器器”實現(xiàn)邏輯函數(shù)實現(xiàn)邏輯函數(shù)G。ABCBACBABAABCCCBACBACCBAABCCBACBACBACBACBACBAGCAABCBAG11)()(),(C),(解：Cn G的實現(xiàn)的實現(xiàn)n一般地說：一般地說：用用四輸入四輸入多路選擇器可以實現(xiàn)多路選擇器可以實現(xiàn)三變量三變量單輸出邏輯函數(shù)。單輸出邏輯函數(shù)。八八四四十六十六五五Ca1a2a3a4S1S2G11CGBAn例例2 用八輸入的多路選擇器實現(xiàn)邏輯函數(shù)：用八輸入的多路選擇器實現(xiàn)邏輯函數(shù)：ABCDDABCCDBADCBABC

48、DADBCADCBADCBADCBAF),(n地址輸入組合和輸入函數(shù)地址輸入組合和輸入函數(shù)關系表關系表n用八輸入多路選擇器實現(xiàn)用八輸入多路選擇器實現(xiàn)地址輸入組合輸入組合a1a2a3a4a5a6a7a8CBACBACBABCACBACBACABABCa1a2a3a4S1S2FD0 1DS3ABCa5a6a7a8D 0D15. 多路分配器（多路分配器（Demultiplexer）n多路分配器多路分配器的邏輯功能與的邏輯功能與多路選擇器多路選擇器恰好相反。恰好相反。n多路選擇器是在多個輸入信號中選擇其中之一送到輸出去；多路選擇器是在多個輸入信號中選擇其中之一送到輸出去；n多路分配器是把一個輸入信號分

49、配到多路輸出的其中之一去。多路分配器是把一個輸入信號分配到多路輸出的其中之一去。因此，多數(shù)分配器也稱因此，多數(shù)分配器也稱“逆多路選擇器逆多路選擇器”。多路分配器的應用多路分配器的應用n用一條傳輸線分時地傳送多路信號。用一條傳輸線分時地傳送多路信號。n 多多路路選選擇擇器器01234567多多路路分分配配器器01234567傳輸線傳輸線A B C多路分配器的一般結構多路分配器的一般結構n一般結構一般結構多路分配器n位控制信號位控制信號2n個個輸出輸出輸入輸入I2位控制輸入四路輸出的多路分配器位控制輸入四路輸出的多路分配器n原理圖原理圖n功能表功能表n圖形符號圖形符號n輸出函數(shù)表達式輸出函數(shù)表達式

50、四輸入多路分配器a3a2a1a0S1S0;013012011010ISSaISSaISSaISSaI地址輸入 S1 S0輸出a3 a2 a1 a00 00 0 0 I0 10 0 I 01 00 I 0 01 1I 0 0 0a3a2a1a0IS1S04.7 利用中大規(guī)模集成電路進行邏輯設計利用中大規(guī)模集成電路進行邏輯設計4.7.1 利用中規(guī)模集成電路構成所需邏輯部件利用中規(guī)模集成電路構成所需邏輯部件 例例1 用多路選擇器構成全加器用多路選擇器構成全加器 例例2 用用“3-8譯碼器譯碼器”構成全加器構成全加器 例例1 用多路選擇器構成全加器用多路選擇器構成全加器n用多路選擇器構成全加器用多路選

51、擇器構成全加器n產品：產品：“雙四輸入多路選擇器雙四輸入多路選擇器”（Dual four-line multiplexer）a1a2a3a4S1S2Ha1a2a3a4S1S2J01ABJ 例例2 用用“3-8譯碼器譯碼器”構成全加器構成全加器n用用“3-8譯碼器譯碼器”構成全加器構成全加器 H= A B J+ A B J+ A B J + A B J = m(1,2,4,7) J= A B J +A B J+A B J+A B J = m (3,5,6,7)3-8譯碼器ABJ+J+H 01234567 4.7.2 ROM的邏輯結構及其應用的邏輯結構及其應用1. ROM的邏輯結構的邏輯結構2.

52、ROM的應用實例的應用實例1. ROM的邏輯結構的邏輯結構n只讀存儲器只讀存儲器ROM是一種非易失性存儲器，用于存放某些是一種非易失性存儲器，用于存放某些固定不變的程序和數(shù)據(jù)。對于其中所存信息，通常只能一固定不變的程序和數(shù)據(jù)。對于其中所存信息，通常只能一次性的寫入，工作時只能讀出，不能寫入。次性的寫入，工作時只能讀出，不能寫入。nROM與計算機中另一種存儲器與計算機中另一種存儲器 隨機存儲器隨機存儲器RAM的工作的工作特點不同。特點不同。n隨著大規(guī)模集成電路技術的發(fā)展，隨著大規(guī)模集成電路技術的發(fā)展，ROM的價格不斷下降，的價格不斷下降，人們已不但是用它來存儲信息，而且還可以用它來實現(xiàn)任人們已不

53、但是用它來存儲信息，而且還可以用它來實現(xiàn)任意的組合邏輯函數(shù)。意的組合邏輯函數(shù)。n對對ROM的邏輯結構，可以從兩個角度來看：的邏輯結構，可以從兩個角度來看：1）從計算機存儲器的角度看從計算機存儲器的角度看，ROM是是“地址譯碼器地址譯碼器”和和“存儲體存儲體”構成。構成。2）從組合邏輯電路的角度看從組合邏輯電路的角度看，ROM是是“與陣列與陣列”和和“或或陣列陣列”組成的組合邏輯網絡組成的組合邏輯網絡。n 地址譯碼器存儲體與陣列或陣列A1A2AnW0W1W2n-1B1BmX1X2Xnm0m1m2n-1y1ymn如果把上圖看成一個組合邏如果把上圖看成一個組合邏輯網絡，則容易寫出其輸出輯網絡，則容易

54、寫出其輸出函數(shù)表達式：函數(shù)表達式：n右邊的存儲體采用簡潔畫法的右邊的存儲體采用簡潔畫法的“陣列邏輯圖陣列邏輯圖”表示。表示。n圖中圖中4根標有根標有B1，B2 ，B3 ，B4的垂直線表示的垂直線表示4個個“或或”門，門， “或或”門的輸入端與地址譯碼門的輸入端與地址譯碼器的哪一端相連接，就在相應器的哪一端相連接，就在相應的水平線與交叉線的交叉處打的水平線與交叉線的交叉處打“”；否則不打；否則不打“”。地址譯碼器A1A2AnB1B2B3B4位線字線);7(2);7 , 6(1);5 , 3 , 1 (2);4 , 2 , 0(1mBmBmBmBn由上圖可見，只要改變陣列邏輯圖上由上圖可見，只要改

55、變陣列邏輯圖上“”的數(shù)量和位置，的數(shù)量和位置，就可以在就可以在4個輸出端上得到各種最小項的組合，即可以實個輸出端上得到各種最小項的組合，即可以實現(xiàn)任何現(xiàn)任何3個變量個變量4個輸出函數(shù)的組合邏輯電路。個輸出函數(shù)的組合邏輯電路。n這就體現(xiàn)了用這就體現(xiàn)了用ROM實現(xiàn)組合邏輯函數(shù)的方便和靈活之處。實現(xiàn)組合邏輯函數(shù)的方便和靈活之處。2. ROM的應用實例的應用實例n例例 用用ROM實現(xiàn)二進制碼到格雷碼的代碼轉換。實現(xiàn)二進制碼到格雷碼的代碼轉換。n列真值表列真值表 （詳見教材（詳見教材 P83表表4-16)n邏輯陣列圖邏輯陣列圖 （詳見教材（詳見教材P84圖圖4.50）特點：直接從真值表出發(fā)，不需進行邏輯

56、化簡；存儲體的特點：直接從真值表出發(fā)，不需進行邏輯化簡；存儲體的內容與真值表完全一致。內容與真值表完全一致。 4.7.3 可編程邏輯陣列可編程邏輯陣列PLA從前述從前述ROM的特點可以看出，地址譯碼器（與陣列）的的特點可以看出，地址譯碼器（與陣列）的輸出實際上是把輸出實際上是把n個輸入變量的所有最小項（個輸入變量的所有最小項（2n個）都列個）都列出來，以供或陣列的連接使用。出來，以供或陣列的連接使用。這樣可以使組合邏輯電路的設計問題變得十分簡單（只需這樣可以使組合邏輯電路的設計問題變得十分簡單（只需列出真值表即可）。列出真值表即可）。但這樣做在半導體材料的利用上是不經濟的。因為即使有但這樣做在

57、半導體材料的利用上是不經濟的。因為即使有些存儲單元的內容完全一樣，在制作些存儲單元的內容完全一樣，在制作ROM時，也需在半時，也需在半導體材料上把它們重復的做出來。導體材料上把它們重復的做出來。PLA的設計思想的設計思想n針對上述用針對上述用ROM實現(xiàn)的缺點，產生實現(xiàn)的缺點，產生PLA的設計思想。的設計思想。n首先根據(jù)邏輯功能列真值表，然后運用有效方法化簡而得首先根據(jù)邏輯功能列真值表，然后運用有效方法化簡而得到最簡的到最簡的“與或與或”表達式，再用相應的表達式，再用相應的“與陣列與陣列”和和“或或陣列陣列”實現(xiàn)。實現(xiàn)。n這里的這里的“與陣列與陣列”不是象不是象ROM那樣提供全部最小項，而那樣提

58、供全部最小項，而是是根據(jù)化簡結果而得到各個根據(jù)化簡結果而得到各個“與項與項”，這個這個“與項與項”的數(shù)的數(shù)目總比全部最小項的數(shù)目要小。目總比全部最小項的數(shù)目要小。PLA實例實例n例：用例：用PLA實現(xiàn)二進制碼實現(xiàn)二進制碼到格雷碼的代碼轉換。到格雷碼的代碼轉換。n解：解：（1）列真值表）列真值表 （如（如P83表表4-16）（2）化簡（用卡諾圖法）化簡（用卡諾圖法）n n可見，可見，“與陣列與陣列”只需提只需提供供7個個“與項與項”即可（而即可（而無需提供無需提供2416個最小個最小項）。項）。 n具體的陣列邏輯圖如具體的陣列邏輯圖如P85圖圖4.51所示。所示。n用用PLA實現(xiàn)比用實現(xiàn)比用RO

59、M節(jié)省節(jié)省器件，并仍具有陣列化的器件，并仍具有陣列化的 優(yōu)點。優(yōu)點。33232321212101010BGBBBBGBBBBGBBBBG4.8 組合邏輯電路中的競爭與險象組合邏輯電路中的競爭與險象4.8.1競爭現(xiàn)象競爭現(xiàn)象n在信號的傳輸過程中，一個信號可能經過幾個不同的路徑，在信號的傳輸過程中，一個信號可能經過幾個不同的路徑，最后又匯合到某個門電路的不同輸入端上。由于不同的路最后又匯合到某個門電路的不同輸入端上。由于不同的路徑上傳輸時延可能不一樣，于是信號到達會合點的時刻可徑上傳輸時延可能不一樣，于是信號到達會合點的時刻可能有先有后，這種現(xiàn)象稱之為能有先有后，這種現(xiàn)象稱之為競爭現(xiàn)象（競爭現(xiàn)象（

60、Race）。n產生競爭之后，有可能在電路的輸出端瞬時出現(xiàn)非預期的產生競爭之后，有可能在電路的輸出端瞬時出現(xiàn)非預期的錯誤輸出。當然，也并不是所有存在競爭的地方都會出現(xiàn)錯誤輸出。當然，也并不是所有存在競爭的地方都會出現(xiàn)不應該有的錯誤輸出。一般稱不會產生錯誤輸出的競爭現(xiàn)不應該有的錯誤輸出。一般稱不會產生錯誤輸出的競爭現(xiàn)象為象為非臨界競爭非臨界競爭，而把會產生錯誤輸出的競爭現(xiàn)象稱為，而把會產生錯誤輸出的競爭現(xiàn)象稱為臨臨界競爭。界競爭。4.8.2 險象的產生險象的產生n由于臨界競爭會導致邏輯電路出現(xiàn)錯誤的輸出信號，以至由于臨界競爭會導致邏輯電路出現(xiàn)錯誤的輸出信號，以至于對后級電路產生危害，因此稱臨界競爭