第2章 FPGA CPLD結(jié)構(gòu)原理02

1、EDA技術(shù)實用教程技術(shù)實用教程第第2 2章章 FPGA/CPLD結(jié)構(gòu)原理結(jié)構(gòu)原理 主要內(nèi)容主要內(nèi)容l（1）概述）概述l（2）簡單）簡單PLD結(jié)構(gòu)原理結(jié)構(gòu)原理l（3）CPLD的機構(gòu)和原理的機構(gòu)和原理l（4）PFGA的結(jié)構(gòu)和原理的結(jié)構(gòu)和原理l（5）硬件測試）硬件測試l（6）PLD產(chǎn)品概述產(chǎn)品概述l（7）CPLD/FPGA的編程與測試的編程與測試2.1 概概 述述lPLD_ Programmable Logic Devices l 可編程邏輯器件：用戶構(gòu)造邏輯功能可編程邏輯器件：用戶構(gòu)造邏輯功能傳統(tǒng)數(shù)字系統(tǒng)傳統(tǒng)數(shù)字系統(tǒng) 由固定功能標(biāo)準(zhǔn)集成電路74 /75系列、4000、5000系列構(gòu)成， 設(shè)計無靈活

2、性，芯片種類多，數(shù)目大。現(xiàn)代數(shù)字系統(tǒng)現(xiàn)代數(shù)字系統(tǒng) 僅有三種標(biāo)準(zhǔn)積木塊：微處理器、存儲器和PLD構(gòu)成，即CPU+RAM+PLD模式。 PLD是其設(shè)計核心。2.1 概概 述述 2.1 概概 述述 2.1.1 PLD的發(fā)展歷程的發(fā)展歷程 1）70年代初：年代初：PROM、PLA_Programmable Logic Array（第一代）（第一代）2）70年代末，年代末，AMD公司推出了公司推出了PAL_Programmable Array Logic3）80年代初，年代初，Latttice公司推出公司推出GAL _Generic Array Logic （第二代）（第二代）4）80年代中，年代中，X

3、iinx推出推出FPGA_Field Programmable Gates Array Altera推出推出EPLD_Erasable Programmable Logic Device5）80年代末，年代末，Lattice提出提出ISP_In System Programmable概念，推出概念，推出ispLSI。6）90年代后期，出現(xiàn)內(nèi)嵌復(fù)雜功能模塊（如加法器、乘法器、年代后期，出現(xiàn)內(nèi)嵌復(fù)雜功能模塊（如加法器、乘法器、RAM、CPU核、核、DSP核、核、PLL等）的等）的SOPC。2.1 概概 述述 2.1.1 PLD的發(fā)展歷程的發(fā)展歷程 近年近年P(guān)LD的發(fā)展：的發(fā)展： 密度：密度：單片集

4、成度以達1000萬系統(tǒng)門 速度：速度：達420M以上 線寬：線寬：已達90nm，屬甚深亞微米技術(shù) (VDSM_Very Deep Sub Micrometer)PLD最顯著的特點：最顯著的特點： 高集成度、高速度、高可靠性、在系統(tǒng)編程。 PLD以占整個IC產(chǎn)值的40%以上，PLD的產(chǎn)量、集成度每年增加35%，成本降低40%。2.1 概概 述述 2.1.2 PLD分類分類（1）按集成度分類）按集成度分類 2.1 概概 述述 （2）按結(jié)構(gòu)分類）按結(jié)構(gòu)分類 1 乘積項結(jié)構(gòu)器件乘積項結(jié)構(gòu)器件 基本結(jié)構(gòu)：基本結(jié)構(gòu)：“與與-或或”陣列陣列 器件：器件：大部分簡單大部分簡單PLD和和CPLD 2 基于查找表

5、結(jié)構(gòu)的器件基于查找表結(jié)構(gòu)的器件 基本結(jié)構(gòu)：基本結(jié)構(gòu)：簡單的查找表組成可編程門，在構(gòu)成陣列形式簡單的查找表組成可編程門，在構(gòu)成陣列形式 器件：器件：FPGA2.1 概概 述述 （3）按編程工藝分類）按編程工藝分類 1 熔絲型器件熔絲型器件 2 反熔絲型器件反熔絲型器件3 EPROM型型4 EEPROM型型5 SPAM型型6 Flash型型一次性可編程器件2.2 簡單簡單PLD結(jié)構(gòu)原理結(jié)構(gòu)原理 2.2.1 邏輯元件符號表示邏輯元件符號表示 2.2 簡單簡單PLD結(jié)構(gòu)原理結(jié)構(gòu)原理 2.2.1 邏輯元件符號表示邏輯元件符號表示 2.2 簡單簡單PLD結(jié)構(gòu)原理結(jié)構(gòu)原理 2.2.2 PROM結(jié)構(gòu)原理結(jié)構(gòu)原

6、理 2.2 簡單簡單PLD結(jié)構(gòu)原理結(jié)構(gòu)原理 2.2.2 PROM結(jié)構(gòu)原理結(jié)構(gòu)原理 2.2 簡單簡單PLD結(jié)構(gòu)原理結(jié)構(gòu)原理 2.2.2 PROM結(jié)構(gòu)原理結(jié)構(gòu)原理 2.2 簡單簡單PLD結(jié)構(gòu)原理結(jié)構(gòu)原理 2.2.2 PROM結(jié)構(gòu)原理結(jié)構(gòu)原理 2.2 簡單簡單PLD結(jié)構(gòu)原理結(jié)構(gòu)原理 2.2.3 PLA結(jié)構(gòu)原理結(jié)構(gòu)原理 2.2 簡單簡單PLD結(jié)構(gòu)原理結(jié)構(gòu)原理 2.2.3 PLA結(jié)構(gòu)原理結(jié)構(gòu)原理 2.2 簡單簡單PLD結(jié)構(gòu)原理結(jié)構(gòu)原理 2.2.4 PAL結(jié)構(gòu)原理結(jié)構(gòu)原理 2.2 簡單簡單PLD結(jié)構(gòu)原理結(jié)構(gòu)原理 2.2.4 PAL結(jié)構(gòu)原理結(jié)構(gòu)原理 2.2.5 GAL結(jié)構(gòu)原理結(jié)構(gòu)原理 2.2 簡單簡單PLD

7、結(jié)構(gòu)原理結(jié)構(gòu)原理 2.2.5 GAL結(jié)構(gòu)原理結(jié)構(gòu)原理 （1）寄存器模式）寄存器模式 2.2 簡單簡單PLD結(jié)構(gòu)原理結(jié)構(gòu)原理 （2）復(fù)合模式）復(fù)合模式 1、組合輸出雙向口結(jié)構(gòu)、組合輸出雙向口結(jié)構(gòu) 2.2 簡單簡單PLD結(jié)構(gòu)原理結(jié)構(gòu)原理 （2）復(fù)合模式）復(fù)合模式 2、組合輸出結(jié)構(gòu)、組合輸出結(jié)構(gòu) 2.2 簡單簡單PLD結(jié)構(gòu)原理結(jié)構(gòu)原理 （3）簡單模式）簡單模式 1、反饋輸入結(jié)構(gòu)、反饋輸入結(jié)構(gòu) 2.2 簡單簡單PLD結(jié)構(gòu)原理結(jié)構(gòu)原理 （3）簡單模式）簡單模式 2、輸出反饋結(jié)構(gòu)、輸出反饋結(jié)構(gòu) 2.2 簡單簡單PLD結(jié)構(gòu)原理結(jié)構(gòu)原理 （3）簡單模式）簡單模式 3、輸出結(jié)構(gòu)、輸出結(jié)構(gòu) 2.3 CPLD的結(jié)構(gòu)

8、及其工作原理的結(jié)構(gòu)及其工作原理 2.3 CPLD的結(jié)構(gòu)及其工作原理的結(jié)構(gòu)及其工作原理 PLD包括三大部分：包括三大部分：（1）一個二維的邏輯塊陣列：）一個二維的邏輯塊陣列： - 構(gòu)成構(gòu)成PLD的陣列核心的陣列核心（2）輸入）輸入/輸出塊。輸出塊。（3）連接邏輯的互連資源：）連接邏輯的互連資源： - 用于邏輯塊之間，邏輯塊與輸入用于邏輯塊之間，邏輯塊與輸入/輸出塊之間輸出塊之間的連接。的連接。2.3 CPLD的結(jié)構(gòu)及其工作原理的結(jié)構(gòu)及其工作原理 典型器件：典型器件： Altera 的MAX7000A MAX3000ALAB： Logic Array Block （邏輯陣列塊）PIA：Progra

9、mmable Interconnect Array（可編程連線陣）2.3 CPLD的結(jié)構(gòu)及其工作原理的結(jié)構(gòu)及其工作原理 1. 邏輯陣列塊邏輯陣列塊LABLAB輸入信號：輸入信號：來自作為通用邏輯輸入的來自作為通用邏輯輸入的PIA的的36個信號；個信號； 全局控制信號，用于寄存全局控制信號，用于寄存器輔助功能；器輔助功能； 從從I/O引腳到寄存器的直接引腳到寄存器的直接輸入通道；輸入通道；2.3 CPLD的結(jié)構(gòu)及其工作原理的結(jié)構(gòu)及其工作原理 MAX3000A結(jié)構(gòu)主要是由結(jié)構(gòu)主要是由 多個多個LAB組成的陣列以及它們之間的連線組成的陣列以及它們之間的連線 構(gòu)成。構(gòu)成。 一個一個LAB由由 16個宏

10、單元的陣列個宏單元的陣列 組成。組成。1. 邏輯陣列塊邏輯陣列塊LAB2.3 CPLD的結(jié)構(gòu)及其工作原理的結(jié)構(gòu)及其工作原理 2. 宏單元宏單元 2.3 CPLD的結(jié)構(gòu)及其工作原理的結(jié)構(gòu)及其工作原理 2. 宏單元宏單元 功能塊組成：功能塊組成：（1）邏輯陣列）邏輯陣列 實現(xiàn)組合邏輯，實現(xiàn)組合邏輯， 可以給每個宏單元提供五個乘積項可以給每個宏單元提供五個乘積項（2）乘積項選擇矩陣）乘積項選擇矩陣 a 分配這些乘積項作為到或門或異或門的主要邏輯輸入，分配這些乘積項作為到或門或異或門的主要邏輯輸入， 以實現(xiàn)組合邏輯輸入。以實現(xiàn)組合邏輯輸入。 b 把這些乘積項作為宏單元中寄存器的輔助輸入：把這些乘積項作

11、為宏單元中寄存器的輔助輸入： 清零、置位、時鐘、時鐘時能控制清零、置位、時鐘、時鐘時能控制 （3）可編程寄存器）可編程寄存器 2.3 CPLD的結(jié)構(gòu)及其工作原理的結(jié)構(gòu)及其工作原理 2. 宏單元宏單元 （3）可編程寄存器）可編程寄存器 單獨地被配置為帶有可編程時鐘控制的D、T、JK或SR觸發(fā)器工作方式。 將寄存器旁路去掉，實現(xiàn)組合邏輯工作方式。2.3 CPLD的結(jié)構(gòu)及其工作原理的結(jié)構(gòu)及其工作原理 2. 宏單元宏單元 可編程寄存器三種時鐘輸入模式可編程寄存器三種時鐘輸入模式 （1）全局時鐘信號（2）全局時鐘信號由高電平有效的時鐘信號時能（3）用乘積項實現(xiàn)一個陣列時鐘2.3 CPLD的結(jié)構(gòu)及其工作原

12、理的結(jié)構(gòu)及其工作原理 2. 宏單元宏單元 每個宏單元含：每個宏單元含： （1）共享擴展乘積項）共享擴展乘積項 （2）高速并聯(lián)擴展乘積項）高速并聯(lián)擴展乘積項2.3 CPLD的結(jié)構(gòu)及其工作原理的結(jié)構(gòu)及其工作原理 3. 擴展乘積項擴展乘積項2.3 CPLD的結(jié)構(gòu)及其工作原理的結(jié)構(gòu)及其工作原理 4. 可編程連線陣列可編程連線陣列PIA2.3 CPLD的結(jié)構(gòu)及其工作原理的結(jié)構(gòu)及其工作原理 5 I/O控制塊控制塊 2.4 FPGA的結(jié)構(gòu)及其工作原理的結(jié)構(gòu)及其工作原理 2.4.1 查找表邏輯結(jié)構(gòu)查找表邏輯結(jié)構(gòu) 可編程邏輯的形成方法可編程的查找表（LUT_Look Up Table）結(jié)構(gòu)。LUT是可編程的最小

13、邏輯構(gòu)成單元2.4 FPGA的結(jié)構(gòu)及其工作原理的結(jié)構(gòu)及其工作原理 2.4.1 查找表邏輯結(jié)構(gòu)查找表邏輯結(jié)構(gòu) 2.4 FPGA的結(jié)構(gòu)及其工作原理的結(jié)構(gòu)及其工作原理 2.4.1 查找表邏輯結(jié)構(gòu)查找表邏輯結(jié)構(gòu) 2.4 FPGA的結(jié)構(gòu)及其工作原理的結(jié)構(gòu)及其工作原理 2.4.1 查找表邏輯結(jié)構(gòu)查找表邏輯結(jié)構(gòu) 典型的典型的FPGA器件器件 Xilinx公司： Virtex-6系列 Spartan-3E系列 Spartan-6系列 Altera公司： Cyclone/ Stratix-3 Stratix-4 2.4.2 Cyclone III系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 2.4 FPGA的結(jié)構(gòu)及

14、其工作原理的結(jié)構(gòu)及其工作原理 組成模塊：組成模塊：（1）邏輯陣列塊）邏輯陣列塊（2）嵌入式存儲器塊）嵌入式存儲器塊（3）嵌入式硬件乘法器）嵌入式硬件乘法器（4）I/O單元單元（5）PLL2.4.2 Cyclone III系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 2.4 FPGA的結(jié)構(gòu)及其工作原理的結(jié)構(gòu)及其工作原理 可編程資源可編程資源 邏輯陣列塊邏輯陣列塊LAB邏輯宏單元邏輯宏單元LE邏輯宏單元邏輯宏單元LE邏輯宏單元邏輯宏單元LE最基本的可編程單元最基本的可編程單元LE _ Logic Element2.4 FPGA的結(jié)構(gòu)及其工作原理的結(jié)構(gòu)及其工作原理 2.4.2 Cyclone III系列

15、器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 Cyclone III的的LE可以工作在下列兩種操作模式：可以工作在下列兩種操作模式： 普通模式普通模式 算術(shù)模式算術(shù)模式2.4.2 Cyclone III系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 2.4.2 Cyclone III系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 2.4.2 Cyclone III系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 2.4.2 Cyclone III系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 2.4 FPGA的結(jié)構(gòu)及其工作原理的結(jié)構(gòu)及其工作原理 2.4.2 Cyclone III系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 2.4

16、 FPGA的結(jié)構(gòu)及其工作原理的結(jié)構(gòu)及其工作原理 2.4.2 Cyclone III系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 2.4 FPGA的結(jié)構(gòu)及其工作原理的結(jié)構(gòu)及其工作原理 2.4.2 Cyclone III系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 2.4 FPGA的結(jié)構(gòu)及其工作原理的結(jié)構(gòu)及其工作原理 2.4.2 Cyclone III系列器件的結(jié)構(gòu)與原理系列器件的結(jié)構(gòu)與原理 2.4 FPGA的結(jié)構(gòu)及其工作原理的結(jié)構(gòu)及其工作原理 CPLD和和FPGA 主要差別主要差別1 結(jié)構(gòu)上不同結(jié)構(gòu)上不同2 集成度不同集成度不同 CPLD：50050000門 FPGA：1K10M門3 應(yīng)用范圍不同應(yīng)用范

17、圍不同 CPLD邏輯能力強而寄存器少（1K左右），適用于控制密集型系統(tǒng)；FPGA邏輯能力較弱，但寄存器多（100多K），適用于數(shù)據(jù)密集型系統(tǒng)。4 使用方法不同使用方法不同2.4 FPGA的結(jié)構(gòu)及其工作原理的結(jié)構(gòu)及其工作原理 CPLD和和FPGA 的選擇的選擇CPLD選用：選用：1 邏輯密集型邏輯密集型2 中小規(guī)模中小規(guī)模3 免費軟件支持免費軟件支持4 編程數(shù)據(jù)不丟失，電路簡單編程數(shù)據(jù)不丟失，電路簡單5 ISP特性，編程加密特性，編程加密6 布線延遲固定，時序特性穩(wěn)定布線延遲固定，時序特性穩(wěn)定2.4 FPGA的結(jié)構(gòu)及其工作原理的結(jié)構(gòu)及其工作原理 CPLD和和FPGA 的選擇的選擇FPGA選用：選

18、用：1 數(shù)據(jù)密集型數(shù)據(jù)密集型2 大規(guī)模設(shè)計大規(guī)模設(shè)計3 SOC設(shè)計設(shè)計4 ASIC設(shè)計與仿真設(shè)計與仿真5 布線靈活，但時序特性不穩(wěn)定布線靈活，但時序特性不穩(wěn)定6 需用專用的需用專用的ROM進行數(shù)據(jù)配置進行數(shù)據(jù)配置2.5 硬件測試硬件測試 “軟軟”的方面：的方面： （1）邏輯設(shè)計的正確性）邏輯設(shè)計的正確性 （2）針對）針對FPGA ：內(nèi)部或：內(nèi)部或I/O上的時延特性上的時延特性“硬硬” 的的 方面：方面： （1）PCB板級需要測試引腳的連接問題板級需要測試引腳的連接問題 （2）I/O功能也需要專門的測試功能也需要專門的測試2.5 硬件測試硬件測試 2.5.1 內(nèi)部邏輯測試內(nèi)部邏輯測試可測性設(shè)計（

19、可測性設(shè)計（DFTDesign For Test） 設(shè)計時加入用于測試的專用邏輯，在設(shè)計完成后用來測設(shè)計時加入用于測試的專用邏輯，在設(shè)計完成后用來測試關(guān)鍵邏輯。試關(guān)鍵邏輯。 2.5 硬件測試硬件測試 2.5.1 內(nèi)部邏輯測試內(nèi)部邏輯測試可測性設(shè)計可測性設(shè)計 （- DFT_Design For Test）ASIC：原理：把原理：把ASIC中關(guān)鍵邏輯部分的普通寄存器用測中關(guān)鍵邏輯部分的普通寄存器用測試掃描寄存器來歹徒，在測試中可動態(tài)地測試、分試掃描寄存器來歹徒，在測試中可動態(tài)地測試、分析設(shè)計其中寄存器所處的狀態(tài)，甚至對某個寄存器析設(shè)計其中寄存器所處的狀態(tài)，甚至對某個寄存器加激勵信號，以改變寄存器的

20、狀態(tài)。加激勵信號，以改變寄存器的狀態(tài)。 2.5 硬件測試硬件測試 2.5.1 內(nèi)部邏輯測試內(nèi)部邏輯測試可測性設(shè)計可測性設(shè)計 （- DFT_Design For Test）FPGA： 在可編程邏輯器件中動態(tài)載入某種邏輯功能模塊，在可編程邏輯器件中動態(tài)載入某種邏輯功能模塊，與與EDA工具軟件相配合提供一種邏輯分析儀，以幫工具軟件相配合提供一種邏輯分析儀，以幫助測試工程師發(fā)現(xiàn)內(nèi)部邏輯問題。助測試工程師發(fā)現(xiàn)內(nèi)部邏輯問題。 典型代表：典型代表：Altera 的的Signal Tap 技術(shù)技術(shù)2.5 硬件測試硬件測試 2.5.2 JTAG邊界掃描測試邊界掃描測試 JTAG_Joint Test Actio

21、n Group -聯(lián)合測試行動組聯(lián)合測試行動組 20世紀(jì)世紀(jì)80年代，聯(lián)合測試行動小組開發(fā)了年代，聯(lián)合測試行動小組開發(fā)了IEEE1149.1-1990邊界掃描測試規(guī)范。邊界掃描測試規(guī)范。 該規(guī)范提供了該規(guī)范提供了有效的測試引腳間隔致密的電路有效的測試引腳間隔致密的電路板上集成電路芯片的能力。板上集成電路芯片的能力。 2.5 硬件測試硬件測試 BST_Board Scan Test -邊界掃描測試邊界掃描測試優(yōu)點：優(yōu)點：1 方便芯片的故障定位，迅速準(zhǔn)確地測試兩個芯片管方便芯片的故障定位，迅速準(zhǔn)確地測試兩個芯片管腳的連接是否可靠，提高測試檢驗的效率。腳的連接是否可靠，提高測試檢驗的效率。2 具有具

22、有JTAG接口的芯片，內(nèi)置一些預(yù)先定義好的功接口的芯片，內(nèi)置一些預(yù)先定義好的功能模塊，通過邊界掃描通道來使芯片處于某個特定的能模塊，通過邊界掃描通道來使芯片處于某個特定的功能模式，以提供系統(tǒng)控制的靈活性和方便系統(tǒng)的設(shè)功能模式，以提供系統(tǒng)控制的靈活性和方便系統(tǒng)的設(shè)計。計。2.5 硬件測試硬件測試 CPLD/FPGA的部分廠家為的部分廠家為 輸入引腳輸入引腳 輸出引腳輸出引腳 專用配置引腳專用配置引腳提供邊界掃描測試。提供邊界掃描測試。2.5 硬件測試硬件測試 BSCBSC應(yīng)用邏輯NDITDINDOTDO邊界掃描單元邊界掃描單元BSC的連接的連接JTAG測試原理測試原理 邊界掃描測試是通過在芯片的

23、每個邊界掃描測試是通過在芯片的每個IO腳附加一個腳附加一個邊界掃描邊界掃描單元單元以及一些附加的以及一些附加的測試控制邏輯測試控制邏輯實現(xiàn)的。實現(xiàn)的。 BSC主要由寄存器組成。主要由寄存器組成。2.5 硬件測試硬件測試 BSCBSC應(yīng)用邏輯NDITDINDOTDO邊界掃描單元邊界掃描單元BSC的連接的連接BSC的數(shù)據(jù)通道的數(shù)據(jù)通道測試數(shù)據(jù)通道：測試數(shù)據(jù)通道： 測試數(shù)據(jù)輸入測試數(shù)據(jù)輸入 TDI(Test Data Input) 測試數(shù)據(jù)輸出測試數(shù)據(jù)輸出 TDO(Test Data Output)正常數(shù)據(jù)通道：正常數(shù)據(jù)通道： 正常數(shù)據(jù)輸入正常數(shù)據(jù)輸入 NDI(Normal Data Input)

24、正常數(shù)據(jù)輸出正常數(shù)據(jù)輸出 NDO(Normal Data Output)2.5 硬件測試硬件測試 邊界掃描測試應(yīng)用：邊界掃描測試應(yīng)用： 測試兩個測試兩個JTAGJTAG設(shè)備的連接。設(shè)備的連接。2.5 硬件測試硬件測試 JTAG控制器的電路結(jié)構(gòu)控制器的電路結(jié)構(gòu)JTAG控制器主要由控制器主要由 測試端口（測試端口（TAP，Test Access Port ） 指令寄存器（包括指令譯碼器）指令寄存器（包括指令譯碼器） 數(shù)據(jù)寄存器數(shù)據(jù)寄存器 三個部分組成。三個部分組成。 2.5 硬件測試硬件測試 2.5.2 JTAG邊界掃描測試邊界掃描測試 2.5 硬件測試硬件測試 TAP控制器的狀態(tài)機控制器的狀態(tài)機

25、2.5 硬件測試硬件測試 2.5.3 嵌入式邏輯分析儀嵌入式邏輯分析儀 FPGA 引腳上引腳上內(nèi)部邏輯單元內(nèi)部邏輯單元JTAG信號狀態(tài)信號狀態(tài)嵌入式嵌入式RAM模塊模塊少量的邏輯單元少量的邏輯單元嵌入式邏輯分析儀嵌入式邏輯分析儀如：如：Altera的的SignalTap、Xilinx的的ChipScope2.6 PLD產(chǎn)品概述產(chǎn)品概述 2.6.1 Lattice公司的公司的PLD器件器件 1 ispLSI系列器件系列器件2 MACHXO系列系列 3 MACH4000系列系列4 LatticeSC FPGA系列系列5 LatticeECP3 FPGA系列系列 2.6 PLD產(chǎn)品概述產(chǎn)品概述 2.

26、6.1 Lattice公司的公司的PLD器件器件 1 ispLSI系列器件系列器件 集成度：集成度：10006000060000門門 Pin-to-Pin Pin-to-Pin最小延時：最小延時：3ns3ns 支持在系統(tǒng)編程和支持在系統(tǒng)編程和JTAGJTAG邊界掃描測試功能邊界掃描測試功能 ispLSI ispLSI器件有器件有4 4個系列：個系列： ispLSI 1000E ispLSI 1000E ispLSI 2000E/2000VL/2000VE ispLSI 2000E/2000VL/2000VE ispLSI 5000V ispLSI 5000V ispLSI 8000/8000V

27、 ispLSI 8000/8000V 2.6 PLD產(chǎn)品概述產(chǎn)品概述 2.6.1 Lattice公司的公司的PLD器件器件 2 MachXO系列系列MachXO系列非易失性無限重構(gòu)可編程邏輯器件（PLD）是專門為傳統(tǒng)上用CPLD或低密度的FPGA實現(xiàn)的應(yīng)用而設(shè)計的。廣泛應(yīng)用于需要通用I / O擴展、接口橋接和電源管理功能的應(yīng)用，通過提供嵌入式存儲器、內(nèi)置的PLL、高性能的LVDS I /O、遠程現(xiàn)場升級（TransFRTM技術(shù)）和一個低功耗的休眠模式，MachXO可編程邏輯器件擁有提升系統(tǒng)集成度的優(yōu)點，所有這些功能都集成在單片器件之中。 MachXO系列可編程邏輯器件將SRAM和閃存配置存儲器

28、組合在同一個器件中。SRAM存儲單元控制MachXO可編程邏輯器件的邏輯進行工作，閃存用來存儲配置數(shù)據(jù)。寬的數(shù)據(jù)路徑連接兩個存儲器。上電時，通過寬總線從片上閃存將配置載入SRAM，電源穩(wěn)定后，不到1ms的時間即可使用邏輯。 MachXO可編程邏輯器件系列專為各種低密度應(yīng)用而設(shè)計， 包括系統(tǒng)控制設(shè)計，它被用于各種終端市場，包括消費類，汽車，通信，計算機，工業(yè)和醫(yī)療設(shè)備。2.6 PLD產(chǎn)品概述產(chǎn)品概述 2.6.1 Lattice公司的公司的PLD器件器件 2 MachXO系列系列MachXO PLD的益處特點益處瞬時上電、非易失瞬時上電、非易失上電時間少于1毫秒，能夠在系統(tǒng)引導(dǎo)期間實現(xiàn)精密控制單片

29、單片無需外部配置存儲器，降低了總的系統(tǒng)成本嵌入式與分布式存儲器嵌入式與分布式存儲器經(jīng)濟有效的數(shù)據(jù)緩沖內(nèi)置的內(nèi)置的PLL與振蕩器與振蕩器集成的時鐘管理，降低了總的系統(tǒng)成本靈活的、高性能的靈活的、高性能的I/O多電壓接口與速度關(guān)鍵功能休眠模式休眠模式將待機電流降至 100uATransFR 技術(shù)技術(shù)允許在設(shè)備工作時，進行遠程更新2.6 PLD產(chǎn)品概述產(chǎn)品概述 2.6.1 Lattice公司的公司的PLD器件器件 3 MACH 4000系列系列供電電壓：供電電壓： 3.3V 3.3V ispMACHispMACH 4000V 4000V 2.5V 2.5V ispMACHispMACH 4000B

30、4000B 1.8V 1.8V ispMACHispMACH 4000C 4000C特點：特點：1 1 支持介于支持介于3.3V3.3V和和1.8V1.8V之間的之間的I/OI/O標(biāo)準(zhǔn)，既有業(yè)界標(biāo)準(zhǔn)，既有業(yè)界領(lǐng)先的速度性能，又能提供最低的動態(tài)功耗。領(lǐng)先的速度性能，又能提供最低的動態(tài)功耗。2 2 具有具有SuperFASTSuperFAST性能：引腳至引腳之間的傳輸延性能：引腳至引腳之間的傳輸延遲為遲為2.5ns2.5ns，可達，可達400MHz400MHz系統(tǒng)性能。系統(tǒng)性能。2.6 PLD產(chǎn)品概述產(chǎn)品概述 2.6.1 Lattice公司的公司的PLD器件器件 4 Lattice SC FPGA

31、系列系列 Lattice SC/M Lattice SC/M（系統(tǒng)芯片（系統(tǒng)芯片/MACO/MACO）FPGAFPGA系列是系列是LatticeLattice半導(dǎo)體的高性能半導(dǎo)體的高性能FPGAFPGA系列。系列。 集成了一個高性能的集成了一個高性能的FPGAFPGA結(jié)構(gòu)，包括結(jié)構(gòu)，包括 3.8Gbps SERDES 3.8Gbps SERDES和和PCSPCS； 2Gbps 2Gbps 并行并行I/OI/O； 低功耗的低功耗的1V 1V VccVcc功能選擇；功能選擇； 大型的嵌入式大型的嵌入式RAMRAM； 嵌入式嵌入式ASICASIC塊；塊；2.6 PLD產(chǎn)品概述產(chǎn)品概述 2.6.1 L

32、attice公司的公司的PLD器件器件 4 Lattice ECP3 FPGA系列系列 使用使用0.13um0.13um工藝制造，提供低成本的工藝制造，提供低成本的FPGAFPGA解決方案。解決方案。 嵌入了嵌入了DSPDSP模塊模塊2.6 PLD產(chǎn)品概述產(chǎn)品概述 2.6.2 Xilinx公司的公司的PLD器件器件 1. Virtex-6系列系列FPGA 2. Spartan-6器件系列器件系列 3. XC9500/XC9500XL系列系列CPLD 4. Xilinx Spartan-3A系列器件系列器件 5. Xilinx的的IP核核 2.6 PLD產(chǎn)品概述產(chǎn)品概述 2.6.2 Xilinx

33、公司的公司的PLD器件器件 1. Virtex-6系列系列FPGA 高性能FPGA系列，采用40nm工藝制造，面向四個特定應(yīng)用領(lǐng)域：1）Virtex-6 LXT FPGA： 面向具有低功耗串行連接功能的高性能邏輯和面向具有低功耗串行連接功能的高性能邏輯和DSP開發(fā)；開發(fā)；2）Virtex-6 SXT FPGA: 面向具有低功耗串行連接功能的超高性能邏輯面向具有低功耗串行連接功能的超高性能邏輯DSP開發(fā)；開發(fā)；3）Virtex-6 HXT FPGA: 針對需要帶寬最高的串行連接功能的通信、交換和成像系統(tǒng)進行了設(shè)計；針對需要帶寬最高的串行連接功能的通信、交換和成像系統(tǒng)進行了設(shè)計；4）Virtex-

34、6 HXT FPGA: 面向那些需要面向那些需要3.75Gbps串行連接功能和相應(yīng)的邏輯性能的應(yīng)用。串行連接功能和相應(yīng)的邏輯性能的應(yīng)用。 2.6 PLD產(chǎn)品概述產(chǎn)品概述 2.6.2 Xilinx公司的公司的PLD器件器件 2. Spartan-6器件系列器件系列 低成本、低功耗低成本、低功耗FPGA 基于低功耗基于低功耗45nm、9金屬銅層、雙柵極氧化層工藝技術(shù)，以及高級金屬銅層、雙柵極氧化層工藝技術(shù)，以及高級功耗管理技術(shù)。功耗管理技術(shù)。 含最多含最多150000個邏輯單元、集成式個邏輯單元、集成式PCI Express模塊、模塊、250MHz DSP Slice和和3.125Gbps低功耗收

35、發(fā)器。低功耗收發(fā)器。 2.6 PLD產(chǎn)品概述產(chǎn)品概述 2.6.2 Xilinx公司的公司的PLD器件器件 3. XC9500/XC9500XL系列系列CPLD 廣泛應(yīng)用于通信、網(wǎng)絡(luò)和計算機等產(chǎn)品中。廣泛應(yīng)用于通信、網(wǎng)絡(luò)和計算機等產(chǎn)品中。特點：特點：1）采用快閃存儲技術(shù)）采用快閃存儲技術(shù)2）引腳作為輸入可以接受）引腳作為輸入可以接受3.3V、2.5V、1.8V和和1.5V等幾種電壓，作為輸?shù)葞追N電壓，作為輸出可配置出可配置 3.3V、2.5V、1.8V等電壓等電壓3）支持在系統(tǒng)編程和）支持在系統(tǒng)編程和JTAG邊界掃描測試功能邊界掃描測試功能4）36288288個宏單元，個宏單元，80080064

36、006400個可用門，器件有不同的封裝形式。個可用門，器件有不同的封裝形式。 2.6 PLD產(chǎn)品概述產(chǎn)品概述 2.6.2 Xilinx公司的公司的PLD器件器件 4. Xilinx Spartan-3A系列器件系列器件 具有具有5000034000003400000個系統(tǒng)門，有個系統(tǒng)門，有108108502502個個I/OI/O，可以，可以提供集成式提供集成式DSP MACDSP MAC在內(nèi)的大量選項，有雙功耗管理模式、在內(nèi)的大量選項，有雙功耗管理模式、Device DNADevice DNA安全性、多級存儲器架構(gòu)。安全性、多級存儲器架構(gòu)。 2.6 PLD產(chǎn)品概述產(chǎn)品概述 2.6.2 Xili

37、nx公司的公司的PLD器件器件 5. Xilinx的的IP核核主要包括以下幾類：主要包括以下幾類：（1）邏輯核：）邏輯核： 通用類通用類 DSP和通信類和通信類 接口類接口類（2）Alliance核。核。 2.6 PLD產(chǎn)品概述產(chǎn)品概述 2.6.3 Altera公司的公司的PLD器件器件 1. Stratix 4/6 系列系列FPGA 2. Cyclone 4系列系列FPGA 3. Cyclone系列系列FPGA（低成本（低成本FPGA） 4. Cyclone II系列系列FPGA 5. Cyclone III系列系列FPGA 6. MAX系列系列CPLD 7. MAX II系列器件系列器件

38、8. Altera宏功能塊及宏功能塊及IP核核 2.6 PLD產(chǎn)品概述產(chǎn)品概述 2.6.5 Altera的的FPGA配置方式配置方式1）主動配置方式（）主動配置方式（AS） - active serial configuration mode 由由FPGA器件引導(dǎo)配置操作過程，它控制著外部存儲器和初始化器件引導(dǎo)配置操作過程，它控制著外部存儲器和初始化過程。過程。 -適用于適用于實用系統(tǒng)實用系統(tǒng)中中 2）被動配置方式（）被動配置方式（PS） - passive serial configuration mode 由外部計算機或控制器控制配置過程由外部計算機或控制器控制配置過程 -適用于適用于實驗

39、系統(tǒng)實驗系統(tǒng)中中2.6 PLD產(chǎn)品概述產(chǎn)品概述 2.6.5 Altera的的FPGA配置方式配置方式FPGA專用配置器件專用配置器件 - EPC1、EPC2等系列存儲器等系列存儲器特點：特點：1 配置時電流很小，正常工作時器件為零靜態(tài)電流；配置時電流很小，正常工作時器件為零靜態(tài)電流；2 多種接口工作電壓，提供多種接口工作電壓，提供DIP、PLCC和和TQFP多種封裝形式；多種封裝形式；3 Quartus等開發(fā)軟甲均提供對器件的編程支持；等開發(fā)軟甲均提供對器件的編程支持；4 具有內(nèi)置的具有內(nèi)置的JTAG邊界掃描測試（邊界掃描測試（BST）電路，可以通過）電路，可以通過Blaster、USB-Bl

40、aster下載電纜，使用下載電纜，使用POF或（或（.jbc）等文件格式對其進行編）等文件格式對其進行編程。程。2.6 PLD產(chǎn)品概述產(chǎn)品概述 2.6.5 Altera的的FPGA配置方式配置方式2.7 CPLD/FPGA的編程與配置的編程與配置 目前常見的大規(guī)?？删幊踢壿嬈骷木幊坦に嚕耗壳俺Ｒ姷拇笠?guī)?？删幊踢壿嬈骷木幊坦に嚕? 基于電可擦除存儲單元的基于電可擦除存儲單元的EEPROM或或Flash技術(shù)技術(shù) 1）CPLD 2）某些）某些FPGA也采用也采用Flash工藝，工藝， 如：如：Actel 的的 ProASOC plus系列系列FPGA Lattice的的LatticeXP系列的系

41、列的FPGA2 基于基于SRAM查找表的編程單元查找表的編程單元 大部分大部分FPGA：該類器件的編程一般稱為：該類器件的編程一般稱為配置配置。3 基于一次性可編程反熔絲編程單元基于一次性可編程反熔絲編程單元 Actel的部分的部分FPGA2.7 CPLD/FPGA的編程與配置的編程與配置 CPLD編程和編程和FPGA配置配置1 專用的編程設(shè)備專用的編程設(shè)備2 下載電纜：下載電纜： Altera的的ByteBlasterMV、 ByteBlaster下載電纜下載電纜 USB接口的接口的USB-Blaster2.7 CPLD/FPGA的編程與配置的編程與配置 2.7.1 CPLD在系統(tǒng)編程在系統(tǒng)

42、編程在系統(tǒng)可在系統(tǒng)可 編程（編程（ISP）：）： 當(dāng)系統(tǒng)上電并正常工作時，計算機通過系統(tǒng)中的當(dāng)系統(tǒng)上電并正常工作時，計算機通過系統(tǒng)中的CPLD擁有的擁有的ISP接口直接對其進行編程，器件在編程后立即進接口直接對其進行編程，器件在編程后立即進入正常工作狀態(tài)。入正常工作狀態(tài)。 目前所有的新型可編程器件都能利用邊界掃描測試接目前所有的新型可編程器件都能利用邊界掃描測試接口（口（JTAG）實現(xiàn)在系統(tǒng)編程。）實現(xiàn)在系統(tǒng)編程。2.7 CPLD/FPGA的編程與配置的編程與配置 2.7.1 CPLD在系統(tǒng)編程在系統(tǒng)編程 2.7 CPLD/FPGA的編程與配置的編程與配置 2.7.1 CPLD在系統(tǒng)編程在系統(tǒng)

43、編程 2.7 CPLD/FPGA的編程與配置的編程與配置 2.7.1 CPLD在系統(tǒng)編程在系統(tǒng)編程 JTAG 鏈?zhǔn)沟酶鱾€公司生產(chǎn)的不同鏈?zhǔn)沟酶鱾€公司生產(chǎn)的不同ISP器件進行統(tǒng)一編程器件進行統(tǒng)一編程成為可能。成為可能。 相應(yīng)的軟件：相應(yīng)的軟件： Altera的的Jam Player 可以對不同公司支持可以對不同公司支持JTAG的的ISP器件進行混合編程器件進行混合編程2.7 CPLD/FPGA的編程與配置的編程與配置 2.7.2 FPGA配置方式配置方式 在線可重配置方式在線可重配置方式 -ICR_In Circuit Reconfigurability 允許在器件已經(jīng)配置好的情況下進行重新配置

44、，以改變允許在器件已經(jīng)配置好的情況下進行重新配置，以改變電路邏輯結(jié)構(gòu)和功能電路邏輯結(jié)構(gòu)和功能 。 在利用在利用FPGA進行設(shè)計時可以利用進行設(shè)計時可以利用FPGA的的ICR特性，通特性，通過連接過連接PC機的下載電纜快速地下載設(shè)計文件至機的下載電纜快速地下載設(shè)計文件至FPGA進行進行硬件驗證。硬件驗證。2.7 CPLD/FPGA的編程與配置的編程與配置 2.7.2 FPGA配置方式配置方式 2.7 CPLD/FPGA的編程與配置的編程與配置 2.7.2 FPGA配置方式配置方式 Altera的的FPGA使用多種配置方式使用多種配置方式1）配置器件模式，如用）配置器件模式，如用EPC器件進行配置器件進