數(shù)字集成電路課件

1、第第3 3章章 組合邏輯電路組合邏輯電路 組合邏輯電路的分析和設(shè)計(jì)組合邏輯電路的分析和設(shè)計(jì) 常用組合邏輯電路模塊常用組合邏輯電路模塊 組合邏輯電路的競(jìng)爭(zhēng)與冒險(xiǎn)組合邏輯電路的競(jìng)爭(zhēng)與冒險(xiǎn) VHDL VHDL語(yǔ)言簡(jiǎn)介語(yǔ)言簡(jiǎn)介 組合邏輯電路的分析和設(shè)計(jì)組合邏輯電路的分析和設(shè)計(jì)3.1.1組合邏輯電路定義和特點(diǎn)組合邏輯電路定義和特點(diǎn)3.1.2 組合邏輯電路的分析方法組合邏輯電路的分析方法3.1.3 組合邏輯電路的設(shè)計(jì)方法組合邏輯電路的設(shè)計(jì)方法1.組合邏輯電路概念組合邏輯電路概念輸入：輸入：邏輯關(guān)系：邏輯關(guān)系：Li = Fi (X0，X2，、Xn) i = (0、1、，、，2、m)2.組合邏輯電路的結(jié)構(gòu)特點(diǎn)

2、組合邏輯電路的結(jié)構(gòu)特點(diǎn) 電路由電路由邏輯門邏輯門構(gòu)成，不含構(gòu)成，不含記憶元件記憶元件輸出：輸出：X0、X2、XnL0、L2、Lm3.1.13.1.1組合邏輯電路的組合邏輯電路的定義和特點(diǎn)定義和特點(diǎn) 組合邏輯電路任一時(shí)刻的輸出僅僅取決于組合邏輯電路任一時(shí)刻的輸出僅僅取決于該時(shí)刻的輸該時(shí)刻的輸入入，而與，而與過去的輸入無(wú)關(guān)。過去的輸入無(wú)關(guān)。LmXnX0L0組合邏組合邏輯輯電電 路路3.1.2 3.1.2 組合邏輯電路的分析方法組合邏輯電路的分析方法1. 任務(wù)：已知邏輯電路，分析其邏輯功能任務(wù)：已知邏輯電路，分析其邏輯功能寫寫函函數(shù)數(shù)表表達(dá)達(dá)式式真真值值表表描描述述電電路路功功能能已已知知組組合合電

3、電路路2. 分析步驟分析步驟結(jié)論：電路為結(jié)論：電路為少數(shù)服從多數(shù)少數(shù)服從多數(shù)電電路，路， 稱表決電路。稱表決電路。解：（解：（1）邏輯表達(dá)式）邏輯表達(dá)式（2）列真值表）列真值表A B C F0 0 0 00 0 1 00 1 0 00 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1BCACABF （3）分析電路的邏輯功能）分析電路的邏輯功能多數(shù)輸入變量為多數(shù)輸入變量為1，輸出，輸出F為為1；BCACAB 例例1：分析如圖所示電路的邏輯功能。：分析如圖所示電路的邏輯功能。3.1.2 3.1.2 組合邏輯電路的分析方法組合邏輯電路的分析方法例例2 2：試分析圖示邏輯電路的功能。

4、試分析圖示邏輯電路的功能。（2）列真值表）列真值表010BBG121BBG232BBG33BG 解：（解：（1）寫表達(dá)式）寫表達(dá)式3.1.2 3.1.2 組合邏輯電路的分析方法組合邏輯電路的分析方法二進(jìn)制碼二進(jìn)制碼格雷碼格雷碼 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 1 0 0 1 1 0 0 1 0 0 1 0 0 0 1 1 0 0 1 0 1 0 1 1 1 0 1 1 0 0 1 0 1 0 1 1 1 0 1 0 0 1 0 0 0 1 1 0 0 1 0 0 1 1 1 0 1 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 0 1 1 0 0 1

5、0 1 0 1 1 0 1 1 0 1 1 1 1 1 0 1 0 0 1 1 1 1 1 1 0 0 0（2） 列真值表列真值表二進(jìn)制碼二進(jìn)制碼至至格雷碼格雷碼的轉(zhuǎn)的轉(zhuǎn)換電路換電路。B3B2B1B0G3G2G1G00 0 0 00 0 0 0（3 3）邏輯功能）邏輯功能（1 1）表達(dá)式）表達(dá)式010BBG121BBG232BBG33BG 3.1.2 3.1.2 組合邏輯電路的分析方法組合邏輯電路的分析方法3.1.3 3.1.3 組合邏輯電路的設(shè)計(jì)方法組合邏輯電路的設(shè)計(jì)方法1.1.任務(wù)：根據(jù)實(shí)際邏輯問題，設(shè)計(jì)實(shí)現(xiàn)其功能的任務(wù)：根據(jù)實(shí)際邏輯問題，設(shè)計(jì)實(shí)現(xiàn)其功能的邏輯電路邏輯電路. .列列真真值值

6、表表簡(jiǎn)簡(jiǎn)化化函函數(shù)數(shù)式式畫畫邏邏輯輯圖圖實(shí)實(shí)際際邏邏輯輯問問題題公式法公式法圖形法圖形法表達(dá)式變換表達(dá)式變換根據(jù)設(shè)計(jì)所用根據(jù)設(shè)計(jì)所用芯片要求芯片要求2.2.設(shè)計(jì)步驟：設(shè)計(jì)步驟：例例1在舉重比賽中，有在舉重比賽中，有3名裁判，其中名裁判，其中1名為主裁判。當(dāng)有兩名為主裁判。當(dāng)有兩名以上裁判（其中必須有名以上裁判（其中必須有1名主裁判）認(rèn)為運(yùn)動(dòng)員舉杠鈴合格名主裁判）認(rèn)為運(yùn)動(dòng)員舉杠鈴合格，就按動(dòng)電鈕，可發(fā)出成績(jī)有效的信號(hào)。請(qǐng)?jiān)O(shè)計(jì)該組合邏輯，就按動(dòng)電鈕，可發(fā)出成績(jī)有效的信號(hào)。請(qǐng)?jiān)O(shè)計(jì)該組合邏輯電路。電路。（1）作出邏輯規(guī)定：）作出邏輯規(guī)定：輸入：合格為輸入：合格為1，不合格為，不合格為0輸出：成績(jī)有效為

7、輸出：成績(jī)有效為1，無(wú)效為，無(wú)效為0 （2）列出真值表）列出真值表 A B C Y 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1 00000111 ABAC（3 3）求邏輯函數(shù)表達(dá)式）求邏輯函數(shù)表達(dá)式Y(jié)=AB+AC3.1.3 3.1.3 組合邏輯電路的設(shè)計(jì)方法組合邏輯電路的設(shè)計(jì)方法（4）畫出邏輯電路圖）畫出邏輯電路圖 （5）化成與非）化成與非-與非式與非式ACABACABY3.1.3 3.1.3 組合邏輯電路的設(shè)計(jì)方法組合邏輯電路的設(shè)計(jì)方法例例2：L1和和L2都是邏輯變量都是邏輯變量A、B、C、D的函數(shù)，即的函數(shù)，即L1=F1（A，B，C，D）=m（4，5，

8、7，12，13，15） L2=F2（A，B，C，D）=m（4，6，7，12，14，15） 試用與非門實(shí)現(xiàn)試用與非門實(shí)現(xiàn)L1和和L2的電路。的電路。 解：方案一：解：方案一：L1和和L2采用如圖所示的卡諾圖進(jìn)行化簡(jiǎn)采用如圖所示的卡諾圖進(jìn)行化簡(jiǎn)BDCBBDCBL1BCDBBCDBL2方案二：方案二：L1和和L2采用如圖所示的卡諾圖進(jìn)行化簡(jiǎn)采用如圖所示的卡諾圖進(jìn)行化簡(jiǎn)BCDCBBCDCBL1BCDDBBCDDBL2 對(duì)于具有多個(gè)輸出變量的組合邏輯電路設(shè)計(jì)，不應(yīng)該單對(duì)于具有多個(gè)輸出變量的組合邏輯電路設(shè)計(jì)，不應(yīng)該單純追求每個(gè)輸出與純追求每個(gè)輸出與-或表達(dá)式最簡(jiǎn)，而應(yīng)該在各個(gè)輸出與或表達(dá)式最簡(jiǎn)，而應(yīng)該在各

9、個(gè)輸出與-或或表達(dá)式中盡可能多用公共項(xiàng)，達(dá)到整體最簡(jiǎn)的目的。表達(dá)式中盡可能多用公共項(xiàng)，達(dá)到整體最簡(jiǎn)的目的。3.1.3 3.1.3 組合邏輯電路的設(shè)計(jì)方法組合邏輯電路的設(shè)計(jì)方法3.2 3.2 組合邏輯電路的競(jìng)爭(zhēng)與冒險(xiǎn)組合邏輯電路的競(jìng)爭(zhēng)與冒險(xiǎn)冒險(xiǎn)現(xiàn)象的識(shí)別冒險(xiǎn)現(xiàn)象的識(shí)別競(jìng)爭(zhēng)、冒險(xiǎn)及其產(chǎn)生原因競(jìng)爭(zhēng)、冒險(xiǎn)及其產(chǎn)生原因冒險(xiǎn)現(xiàn)象的消除冒險(xiǎn)現(xiàn)象的消除3.2.13.2.1競(jìng)爭(zhēng)、冒險(xiǎn)及其產(chǎn)生原因競(jìng)爭(zhēng)、冒險(xiǎn)及其產(chǎn)生原因tpd在輸出端產(chǎn)生尖峰干擾在輸出端產(chǎn)生尖峰干擾在輸出端產(chǎn)生尖峰干擾在輸出端產(chǎn)生尖峰干擾競(jìng)爭(zhēng)：競(jìng)爭(zhēng)：冒險(xiǎn)：冒險(xiǎn)：信號(hào)經(jīng)由不同的途徑到達(dá)某一會(huì)合點(diǎn)的時(shí)間有先有后信號(hào)經(jīng)由不同的途徑到達(dá)某一會(huì)合點(diǎn)的時(shí)間有先

10、有后由于競(jìng)爭(zhēng)而引起電路輸出發(fā)生瞬間錯(cuò)誤現(xiàn)象。由于競(jìng)爭(zhēng)而引起電路輸出發(fā)生瞬間錯(cuò)誤現(xiàn)象。3.2.13.2.1競(jìng)爭(zhēng)、冒險(xiǎn)及其產(chǎn)生原因競(jìng)爭(zhēng)、冒險(xiǎn)及其產(chǎn)生原因3.2.2 3.2.2 冒險(xiǎn)的識(shí)別冒險(xiǎn)的識(shí)別代數(shù)法代數(shù)法當(dāng)函數(shù)表達(dá)式可以化成：當(dāng)函數(shù)表達(dá)式可以化成：AAFAAF即含有互補(bǔ)變量，即含有互補(bǔ)變量，A變量變化可能引起冒險(xiǎn)。變量變化可能引起冒險(xiǎn)。卡諾圖法卡諾圖法ABC0100011110 000 0 1 1 11如函數(shù)卡諾圖上有包圍圈相切，且相切處又無(wú)其如函數(shù)卡諾圖上有包圍圈相切，且相切處又無(wú)其他圈包含，則可能有險(xiǎn)象。他圈包含，則可能有險(xiǎn)象。3.2.3 3.2.3 冒險(xiǎn)現(xiàn)象的消除冒險(xiǎn)現(xiàn)象的消除1. 1.

11、 利用冗余項(xiàng)利用冗余項(xiàng)只要在卡諾圖兩圈相切處增加一個(gè)圈（冗余），就能消除冒險(xiǎn)。只要在卡諾圖兩圈相切處增加一個(gè)圈（冗余），就能消除冒險(xiǎn)。由此得函數(shù)表達(dá)式為：由此得函數(shù)表達(dá)式為：ABCBACF 000 0ABC0100011110 1 1 11有一邏輯函數(shù)有一邏輯函數(shù)F=AC+BC，其卡諾圖為：，其卡諾圖為：冗余項(xiàng)冗余項(xiàng). 吸收法吸收法 在輸出端加小電容在輸出端加小電容C C可以消除由于競(jìng)爭(zhēng)冒險(xiǎn)產(chǎn)生的毛刺?？梢韵捎诟?jìng)爭(zhēng)冒險(xiǎn)產(chǎn)生的毛刺。但是輸出波形的前后沿將變壞但是輸出波形的前后沿將變壞, , 在對(duì)波形要求較嚴(yán)格時(shí)，應(yīng)再在對(duì)波形要求較嚴(yán)格時(shí)，應(yīng)再加整形電路。加整形電路。3.2.3 3.2.3 冒

12、險(xiǎn)現(xiàn)象的消除冒險(xiǎn)現(xiàn)象的消除.取樣法取樣法 電路穩(wěn)定后加入取樣脈沖，在取樣脈沖作用期間輸出的電路穩(wěn)定后加入取樣脈沖，在取樣脈沖作用期間輸出的信號(hào)才有效，可以避免毛刺影響輸出波形。信號(hào)才有效，可以避免毛刺影響輸出波形。 加取樣脈沖原則：輸出級(jí)為或（非）門，采用負(fù)脈沖；加取樣脈沖原則：輸出級(jí)為或（非）門，采用負(fù)脈沖；輸出級(jí)為與（非）門，采用正脈沖。輸出級(jí)為與（非）門，采用正脈沖。3.2.3 3.2.3 冒險(xiǎn)現(xiàn)象的消除冒險(xiǎn)現(xiàn)象的消除常用組合邏輯電路常用組合邏輯電路譯碼器譯碼器數(shù)據(jù)選擇器數(shù)據(jù)選擇器數(shù)值比較器數(shù)值比較器3.4.1 3.4.1 編碼器編碼器二進(jìn)制代碼二進(jìn)制代碼某種控制信息、符號(hào)等某種控制信息

13、、符號(hào)等編編 碼碼編碼器編碼器 把每一輸入信號(hào)把每一輸入信號(hào)轉(zhuǎn)化為對(duì)應(yīng)的編碼，轉(zhuǎn)化為對(duì)應(yīng)的編碼，這種組合邏輯電路稱這種組合邏輯電路稱為編碼器。為編碼器。 有一鍵盤輸入電路，一共有有一鍵盤輸入電路，一共有8個(gè)按鍵，鍵按下時(shí)，對(duì)個(gè)按鍵，鍵按下時(shí)，對(duì)應(yīng)的輸入信號(hào)為高電平。應(yīng)的輸入信號(hào)為高電平。 編碼器的作用就是把每一個(gè)鍵信號(hào)轉(zhuǎn)化成相應(yīng)的編碼編碼器的作用就是把每一個(gè)鍵信號(hào)轉(zhuǎn)化成相應(yīng)的編碼（鍵碼）。（鍵碼）。 3.4.1 3.4.1 編碼器編碼器真值表：真值表： I0 I1 I2 I3 I4 I5 I6 I7 Y2 Y1 Y0 1 0 0 0 0 0 0 00 1 0 0 0 0 0 00 0 1 0

14、0 0 0 00 0 0 1 0 0 0 00 0 0 0 1 0 0 00 0 0 0 0 1 0 00 0 0 0 0 0 1 00 0 0 0 0 0 0 1 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1 654321077543210676542103765431021IIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIY假設(shè)任何時(shí)刻假設(shè)任何時(shí)刻有且只有有且只有一個(gè)一個(gè)鍵按下鍵按下邏輯表達(dá)式：邏輯表達(dá)式： 654321077543210676432105765321042IIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIY6

15、54321077643210576542103765432010IIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIY如何化簡(jiǎn)如何化簡(jiǎn)？ 3.4.1 3.4.1 編碼器編碼器以此類推：以此類推： 令令 代入代入Y2的表達(dá)式就得到：的表達(dá)式就得到：同理同理 65432107IIIIIIIYIX，01YXYX，則滿足則滿足654321065432107IIIIIIIIIIIIIII76432105IIIIIIII 75432106IIIIIIII 76542IIIIY76321IIIIY75310IIIIY定理：若兩個(gè)邏輯變量定理：若兩個(gè)邏輯變量X、Y 同時(shí)滿足同時(shí)滿足X+Y=1、XY

16、=0， 則有則有X=Y。76532104IIIIIIII 3.4.1 3.4.1 編碼器編碼器思考思考：當(dāng)有兩個(gè)輸入信號(hào)同時(shí)有效時(shí)，如：當(dāng)有兩個(gè)輸入信號(hào)同時(shí)有效時(shí)，如I2和和I4同時(shí)有同時(shí)有效時(shí)，將出現(xiàn)什么情況？效時(shí)，將出現(xiàn)什么情況？1Y21Y01Y1I1I2I3I4I5I6I776542IIIIY76321IIIIY75310IIIIY3.4.1 3.4.1 編碼器編碼器優(yōu)先編碼器優(yōu)先編碼器：對(duì)輸入信號(hào)規(guī)定不同的優(yōu)先級(jí)，當(dāng)有多個(gè)信號(hào)：對(duì)輸入信號(hào)規(guī)定不同的優(yōu)先級(jí)，當(dāng)有多個(gè)信號(hào)同時(shí)有效時(shí)，只對(duì)優(yōu)先級(jí)高的信號(hào)進(jìn)行編碼。同時(shí)有效時(shí)，只對(duì)優(yōu)先級(jí)高的信號(hào)進(jìn)行編碼。 真值表真值表0 0 00 0 00 0

17、 10 0 10 1 00 1 00 1 10 1 11 0 01 0 01 0 11 0 11 1 01 1 01 1 1 1 1 1 0 0 0 1 0 1 0 1 1 0 1 1 0 1 1 1 0 1 1 1 0 1 1 1 1 0 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 10 1 1 1 1 1 1 10 1 1 1 1 1 1 1 I0 I1 I2 I3 I4 I5 I6 I7 Y2Y1Y03.4.1 3.4.1 編碼器編碼器邏輯函數(shù)表達(dá)式邏輯函數(shù)表達(dá)式 765476547657672IIIIIIIIIII

18、IIIY76542IIIIY542543671IIIIIIIIY64216436570IIIIIIIIIIY765432765437671IIIIIIIIIIIIIIY54254367IIIIIIII6421643657IIIIIIIIII76543217654376570IIIIIIIIIIIIIIIIY利用公式利用公式A+AB=A+B3.4.1 3.4.1 編碼器編碼器YS=I0 I1I7 S YEX=I0 I1I7 S S 使能使能輸入輸入邏輯圖邏輯圖 1S&YEX&YSI0&111Y0Y2Y11111111111I2I3I4I1I7I6I53.4.1 3.4.1

19、 編碼器編碼器簡(jiǎn)化邏輯符號(hào)簡(jiǎn)化邏輯符號(hào)邏輯符號(hào)邏輯符號(hào) 國(guó)標(biāo)符號(hào)國(guó)標(biāo)符號(hào)3.4.1 3.4.1 編碼器編碼器：輸入，低電平有效。：輸入，低電平有效。：編碼輸出端：編碼輸出端：選通輸入端：選通輸入端：選通輸出端，：選通輸出端，：擴(kuò)展輸出端，：擴(kuò)展輸出端，I0 I7 Y2Y0 SS=0時(shí)，允許編碼；時(shí)，允許編碼； S1 1時(shí)，禁止編碼時(shí)，禁止編碼YSYEXYS =0,表示無(wú)輸入信號(hào)表示無(wú)輸入信號(hào)YEX=0，表示有輸入信號(hào)，表示有輸入信號(hào)SSIIIY710EXSIIIY710S引腳功能說明引腳功能說明 3.4.1 3.4.1 編碼器編碼器（1）單片使用，單片使用，S S 端應(yīng)接地。端應(yīng)接地。 無(wú)編碼

20、時(shí)無(wú)編碼時(shí)YS=0=0；有編碼時(shí)有編碼時(shí)YS=1=1。懸空懸空 應(yīng)用應(yīng)用輸入信號(hào)輸入信號(hào)編碼輸出編碼輸出3.4.1 3.4.1 編碼器編碼器用用74LS148構(gòu)成的鍵盤編碼電路構(gòu)成的鍵盤編碼電路 應(yīng)用應(yīng)用3.4.1 3.4.1 編碼器編碼器（2）級(jí)聯(lián)使用）級(jí)聯(lián)使用 用兩片用兩片74LS148構(gòu)成構(gòu)成16線線4線優(yōu)先編碼器。線優(yōu)先編碼器。 高優(yōu)先級(jí)高優(yōu)先級(jí)應(yīng)用應(yīng)用低優(yōu)先級(jí)低優(yōu)先級(jí)有效有效11110000111113.4.1 3.4.1 編碼器編碼器編碼器的編碼器的VHDL語(yǔ)言描述語(yǔ)言描述 應(yīng)用應(yīng)用library IEEE；use IEEE.std_logic_1164.all；use IEEE.

21、std_logic_unsigned.all；entity ENCODE isport（I0，I1，I2，I3，I4，I5，I6，I7：in std_logic； Y:out std_logic-vector(2 downto 0）；）；end ENCODE；3.4.1 3.4.1 編碼器編碼器應(yīng)用應(yīng)用architecture one of ENCODE isbeginprocess（I0，I1，I2，I3，I4，I5，I6，I7）beginif （I7=0） then Y=“000”；elsif （I6=0） then Y=“001”；elsif （I5=0） then Y=“010”；el

22、sif （I4=0） then Y=“011”；elsif （I3=0） then Y=“100”；elsif （I2=0） then Y=“101”；elsif （I1=0） then Y=“110”；else Y=“111”； end if；end process；end；3.4.1 3.4.1 編碼器編碼器3.4.2 3.4.2 譯譯 碼碼 器器某種編碼某種編碼某種控制信息、符號(hào)等某種控制信息、符號(hào)等譯譯 碼碼譯碼器譯碼器 把某種編碼轉(zhuǎn)化把某種編碼轉(zhuǎn)化為對(duì)應(yīng)的信息，這種為對(duì)應(yīng)的信息，這種組合邏輯電路稱為譯組合邏輯電路稱為譯碼器。碼器。 譯碼器常分為譯碼器常分為二進(jìn)制譯碼器二進(jìn)制譯碼器、B

23、CD譯碼器譯碼器、顯示譯碼器顯示譯碼器二進(jìn)制譯碼器二進(jìn)制譯碼器譯碼輸入：譯碼輸入：n位位二進(jìn)制二進(jìn)制代碼代碼譯碼輸出：譯碼輸出：m位輸出信號(hào)位輸出信號(hào)m=2n譯碼規(guī)則：對(duì)應(yīng)輸入的譯碼規(guī)則：對(duì)應(yīng)輸入的一組二進(jìn)制代碼一組二進(jìn)制代碼有且僅有一個(gè)輸有且僅有一個(gè)輸出端為有效電平，其余輸出端為相反電平出端為有效電平，其余輸出端為相反電平3.4.2 3.4.2 譯譯 碼碼 器器1.1.真值表真值表 2. 邏輯函數(shù)表達(dá)式邏輯函數(shù)表達(dá)式 0124AAAY 0121AAAY 0122AAAY 0127AAAY 二進(jìn)制譯碼器二進(jìn)制譯碼器74LS13874LS1380120AAAY 0125AAAY 0126AAAY

24、 0123AAAY 7Y6Y5Y4Y3Y2Y1Y0Y1111111011111111101011111110111011111011100111101111110110111110101011111110001111111000A0A1A2思考：輸入電路中為什么用了思考：輸入電路中為什么用了6只反相器？使能控制端的只反相器？使能控制端的作用？作用？二進(jìn)制譯碼器二進(jìn)制譯碼器74LS13874LS1383.3.邏輯電路圖邏輯電路圖 二進(jìn)制譯碼器二進(jìn)制譯碼器74LS13874LS138邏輯符號(hào)邏輯符號(hào) 國(guó)標(biāo)符號(hào)國(guó)標(biāo)符號(hào)簡(jiǎn)化邏輯符號(hào)簡(jiǎn)化邏輯符號(hào)由由74LS13874LS138譯碼器構(gòu)成的譯碼器構(gòu)成的地

25、址譯碼器地址譯碼器 二進(jìn)制譯碼器二進(jìn)制譯碼器74LS13874LS138應(yīng)用應(yīng)用由由74LS13874LS138譯碼器構(gòu)成的譯碼器構(gòu)成的數(shù)據(jù)分配器數(shù)據(jù)分配器 0 00 00 01 10 00 00 01 10 01 11 10 00 00 01 11 10 01 10 01 11 11 11 11 1思考：為什么數(shù)據(jù)從思考：為什么數(shù)據(jù)從E2 輸入？輸入？二進(jìn)制譯碼器二進(jìn)制譯碼器74LS13874LS138應(yīng)用應(yīng)用 由總線來的數(shù)字信號(hào)輸送到不同的下級(jí)電路中去。由總線來的數(shù)字信號(hào)輸送到不同的下級(jí)電路中去。 邏輯函數(shù)最小項(xiàng)發(fā)生器邏輯函數(shù)最小項(xiàng)發(fā)生器 如果將一邏輯函數(shù)的輸入變量加到譯碼器的譯碼輸入端，

26、如果將一邏輯函數(shù)的輸入變量加到譯碼器的譯碼輸入端，則譯碼輸出的每一個(gè)輸出端都對(duì)應(yīng)一個(gè)邏輯函數(shù)的最小項(xiàng)。則譯碼輸出的每一個(gè)輸出端都對(duì)應(yīng)一個(gè)邏輯函數(shù)的最小項(xiàng)。 輸入變量輸入變量m0二進(jìn)制譯碼器二進(jìn)制譯碼器74LS13874LS138應(yīng)用應(yīng)用m1m2m3m4m5m6m7例例 用譯碼器實(shí)現(xiàn)組合邏輯電路用譯碼器實(shí)現(xiàn)組合邏輯電路F1（A,B,C）=m(0,2,4,6) 二進(jìn)制譯碼器二進(jìn)制譯碼器74LS13874LS138應(yīng)用應(yīng)用CABCBACBACBAmCBAF6 , 4 , 2 , 0,1CABCBACBACBA6420YYYY1. 七段七段LED數(shù)碼管的結(jié)構(gòu)及顯示原理數(shù)碼管的結(jié)構(gòu)及顯示原理 LED數(shù)碼

27、管有兩種結(jié)構(gòu)：共陰和共陽(yáng)，共陰數(shù)碼管的外數(shù)碼管有兩種結(jié)構(gòu)：共陰和共陽(yáng)，共陰數(shù)碼管的外形和內(nèi)部結(jié)構(gòu)為：形和內(nèi)部結(jié)構(gòu)為： 123456ABCD654321DCBATitleNumberRevisionSizeBDate:15-Aug-2002Sheet of File:D:數(shù) 電 講 稿 -賈 立 新 徐 海 軍 BEIKE.DDBDrawn By:abfecdg9ab6COM810gdp725314fcdpCOMeda7b6c4d2e1f9g10dp5COM3,8數(shù)碼管外形 及引腳數(shù)碼管內(nèi)部結(jié)構(gòu)顯示譯碼器顯示譯碼器123456ABCD654321DCBATitleNumberRevisionSi

28、zeBDate:15-Aug-2002Sheet of File:D:數(shù) 電 講 稿 -賈 立 新 徐 海 軍 BEIKE.DDBDrawn By:abfecdg9ab6COM810gdp725314fcdpCOMeda7b6c4d2e1f9g10dp5COM3,8數(shù)碼管外形 及引腳數(shù)碼管內(nèi)部結(jié)構(gòu)2. 顯示原理顯示原理 七段七段LED數(shù)碼管中的數(shù)碼管中的ag實(shí)際上為發(fā)光二極管，利用點(diǎn)實(shí)際上為發(fā)光二極管，利用點(diǎn)亮其中某幾段來構(gòu)成亮其中某幾段來構(gòu)成09字形。如字形。如 當(dāng)當(dāng)af=1 ，g=0時(shí)，顯示字形時(shí)，顯示字形0當(dāng)當(dāng)b=c=1，a=d=e=f=g=0時(shí)，顯示字形時(shí)，顯示字形1當(dāng)當(dāng)a=b=d=e

29、=g=1，c=f=0時(shí)，顯示字形時(shí)，顯示字形2顯示譯碼器顯示譯碼器0a ab bd dc ce ef f1c cb b2b ba ag ge ed d3. 顯示譯碼器的邏輯功能顯示譯碼器的邏輯功能 顯示譯碼器顯示譯碼器顯示譯碼器abcdfegACBD8421BCD8421BCD碼碼七段顯示碼七段顯示碼4. 真值表真值表 A B C D a b c d e f g 字字 型型 0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 0 1 1 1

30、 1 1 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 11 1 1 1 0 0 10 1 1 0 0 1 11 0 1 1 0 1 10 0 1 1 1 1 11 1 1 0 0 0 01 1 1 1 1 1 11 1 1 0 1 1 10 0 0 0 0 0 00 0 0 0 0 0 00 0 0 0 0 0 00 0 0 0 0 0 00 0 0 0 0 0 0 0 0 0 0 0 0 0 0123456789消消 隱隱消消 隱隱消消 隱隱消消 隱隱消消 隱隱 消消 隱隱 思考題思考題：根據(jù)真：根據(jù)真值表，推導(dǎo)出值表，推導(dǎo)出a、b、c、d、e、f、g的邏輯表達(dá)式

31、。的邏輯表達(dá)式。 顯示譯碼器顯示譯碼器A3A0 ：BCD碼輸入信號(hào)碼輸入信號(hào)YaY Yg：譯碼輸出，高電平有效：譯碼輸出，高電平有效顯示譯碼器顯示譯碼器-CD4511-CD4511BI 熄滅信號(hào)輸入熄滅信號(hào)輸入低電平時(shí)，低電平時(shí)， YaYg輸出均為低電平（全滅）；輸出均為低電平（全滅）； LE為鎖存信號(hào)，為鎖存信號(hào)，LE=0，輸出隨輸入變化，輸出隨輸入變化，LE=1，處于，處于鎖存狀態(tài)。鎖存狀態(tài)。LT：試燈信號(hào)輸入。：試燈信號(hào)輸入。BCD七段譯碼器七段譯碼器/驅(qū)動(dòng)器驅(qū)動(dòng)器CD4511低電平時(shí)，低電平時(shí)，YaYg輸出均為高電平輸出均為高電平(全亮全亮)。顯示譯碼器顯示譯碼器-CD4511-CD4

32、511CD4511CD4511與數(shù)碼管的連接原理圖與數(shù)碼管的連接原理圖數(shù)據(jù)選擇器（數(shù)據(jù)選擇器（Multiplexer,MUX） 數(shù)據(jù)選擇器功能是將多路信號(hào)有選擇地送到一條輸出總數(shù)據(jù)選擇器功能是將多路信號(hào)有選擇地送到一條輸出總線上去。線上去。數(shù)據(jù)輸出數(shù)據(jù)輸出地址碼地址碼 多多路路數(shù)數(shù)據(jù)據(jù)輸輸入入3.4.3 3.4.3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器究竟選擇哪一路數(shù)據(jù)輸出由究竟選擇哪一路數(shù)據(jù)輸出由A1、A0兩位地址碼決定。兩位地址碼決定。1. 真值表真值表(把把A1A0和和Di（i=03）當(dāng)作輸入，）當(dāng)作輸入，Y為輸出為輸出)： A1 A0 Di Y 0 0 0 0 0 1 0 1 0 0 1 11 0 0

33、1 0 11 1 01 1 1010101012. 邏輯函數(shù)表達(dá)式：邏輯函數(shù)表達(dá)式： 4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器 F =201DAA101DAA001DAA301DAA3.4.3 3.4.3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器雙雙4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器74LS153 3.4.3 3.4.3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器8選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器74LS151 F =2012DAAA1012DAAA0012DAAA4012DAAA5012DAAA3012DAAA6012DAAA7012DAAA3.4.3 3.4.3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器 數(shù)據(jù)選擇器的應(yīng)用數(shù)據(jù)選擇器的應(yīng)用 用使能端，可將兩片用使能端，可將兩片

34、8選選1數(shù)據(jù)選擇器擴(kuò)展數(shù)據(jù)選擇器擴(kuò)展16選選1數(shù)據(jù)選擇數(shù)據(jù)選擇器。器。3.4.3 3.4.3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器 實(shí)現(xiàn)序列信號(hào)發(fā)生器實(shí)現(xiàn)序列信號(hào)發(fā)生器3.4.3 3.4.3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器 構(gòu)成多路信號(hào)分時(shí)傳輸系統(tǒng)構(gòu)成多路信號(hào)分時(shí)傳輸系統(tǒng)3.4.3 3.4.3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器例：用例：用8選選1MUX實(shí)現(xiàn)邏輯函數(shù)實(shí)現(xiàn)邏輯函數(shù) 解：解：8選選1 MUX的輸出的輸出Y的表達(dá)式為：的表達(dá)式為： 令令A(yù)2=A，A1=B，A0=C，D0=D1=D3=D6=D7=1，D2=D4=D5=0時(shí)，則時(shí)，則 L=Y。 連線圖如右：連線圖如右： 實(shí)現(xiàn)邏輯函數(shù)實(shí)現(xiàn)邏輯函數(shù)7012601250124012

35、3012201210120012DAAADAAADAAADAAADAAADAAADAAADAAAYABCCABBCACBACBACBAL），（3.4.3 3.4.3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器301201101001DAADAADAADAAY例：用例：用4選選1數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù)數(shù)據(jù)選擇器實(shí)現(xiàn)函數(shù))7 , 6 , 4 , 3 , 1 (),(mCBAF解：解：),(CBAFABCCABCBABCACBA1 ABCBABCACBA4選選1數(shù)據(jù)選擇器的函數(shù)表達(dá)式為：數(shù)據(jù)選擇器的函數(shù)表達(dá)式為： D0 D1 D2 D3“0”BAC“1”D0D1D2D3ENA1A0YF1 13.4.3 3.4.3 數(shù)據(jù)選擇器

36、數(shù)據(jù)選擇器用數(shù)據(jù)選擇器來實(shí)現(xiàn)邏輯函數(shù)時(shí)，應(yīng)注意以下幾點(diǎn)：用數(shù)據(jù)選擇器來實(shí)現(xiàn)邏輯函數(shù)時(shí)，應(yīng)注意以下幾點(diǎn)： 1當(dāng)邏輯函數(shù)的當(dāng)邏輯函數(shù)的變量個(gè)數(shù)變量個(gè)數(shù)與數(shù)據(jù)選擇器與數(shù)據(jù)選擇器選擇輸入端個(gè)數(shù)選擇輸入端個(gè)數(shù)相等時(shí)，可直接用數(shù)據(jù)選擇器來實(shí)現(xiàn)所要實(shí)現(xiàn)的邏輯函數(shù)相等時(shí)，可直接用數(shù)據(jù)選擇器來實(shí)現(xiàn)所要實(shí)現(xiàn)的邏輯函數(shù)。 2當(dāng)邏輯函數(shù)的當(dāng)邏輯函數(shù)的變量個(gè)數(shù)變量個(gè)數(shù)多于數(shù)據(jù)選擇器多于數(shù)據(jù)選擇器選擇輸入端數(shù)目選擇輸入端數(shù)目時(shí)，應(yīng)分離出多余變量，將余下的變量分別有序地加到數(shù)時(shí)，應(yīng)分離出多余變量，將余下的變量分別有序地加到數(shù)據(jù)選擇器的數(shù)據(jù)輸入端。據(jù)選擇器的數(shù)據(jù)輸入端。 3一個(gè)數(shù)據(jù)選擇器只能用來實(shí)現(xiàn)一個(gè)多輸入變量的單輸出一個(gè)

37、數(shù)據(jù)選擇器只能用來實(shí)現(xiàn)一個(gè)多輸入變量的單輸出邏輯函數(shù)。邏輯函數(shù)。 3.4.3 3.4.3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器 試用試用4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器74LS153（12）和最少量的與非門）和最少量的與非門實(shí)現(xiàn)邏輯函數(shù)：實(shí)現(xiàn)邏輯函數(shù)： DCBDCCAE課堂練習(xí)課堂練習(xí)3.4.3 3.4.3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器 數(shù)值比較器就是對(duì)兩個(gè)無(wú)符號(hào)二進(jìn)制數(shù)數(shù)值比較器就是對(duì)兩個(gè)無(wú)符號(hào)二進(jìn)制數(shù)A、B進(jìn)行比進(jìn)行比較，以判別其大小的組合邏輯電路。較，以判別其大小的組合邏輯電路。 輸入：被比較的數(shù)字；輸出：兩個(gè)數(shù)字比較的比較結(jié)輸入：被比較的數(shù)字；輸出：兩個(gè)數(shù)字比較的比較結(jié)果，即等于、大于、小于。果，即等于、大于、小

38、于。 3.4.4 3.4.4 數(shù)值比較器數(shù)值比較器1.一位數(shù)值比較器一位數(shù)值比較器 （1）根據(jù)題意列出真值表）根據(jù)題意列出真值表 A B Y (AB) Y (AB) Y (A=B) 0 00 11 01 100 1001001001（2）根據(jù)真值表寫出各輸出的邏輯函數(shù)表達(dá)式）根據(jù)真值表寫出各輸出的邏輯函數(shù)表達(dá)式 BAYBA)（BAYBA)（ABBAYBA ）（=A B3.4.4 3.4.4 數(shù)值比較器數(shù)值比較器（3）邏輯電路圖）邏輯電路圖 3.4.4 3.4.4 數(shù)值比較器數(shù)值比較器2.四位數(shù)值比較器四位數(shù)值比較器 四位數(shù)字比較的原理：四位數(shù)字比較的原理： 設(shè)四位數(shù)字為設(shè)四位數(shù)字為A：A3A2

39、A1A0，B：B3B2B1B0， 先比最高位先比最高位A3B3，則，則AB； 最高位相同最高位相同A3=B3，比次高位，比次高位A2B2，則結(jié)果，則結(jié)果AB；各位都相同時(shí)，各位都相同時(shí)，A=B 3.4.4 3.4.4 數(shù)值比較器數(shù)值比較器 4位數(shù)值比較器位數(shù)值比較器74LS85功能表功能表A3 B3 A2 B2 A1 B1 A0 B0 級(jí)聯(lián)輸入級(jí)聯(lián)輸入I(AB) I(AB）I(A=B) Y (AB) Y (AB) Y (A=B) A3B3 1 0 0 A3B3 0 1 0 A3=B3 A2B2 1 0 0 A3=B3 A2B2 0 1 0 A3=B3 A2=B2 A1B1 1 0 0 A3=B

40、3 A2=B2 A1B1 0 1 0 A3=B3 A2=B2 A1=B1 A0B0 1 0 0 A3=B3 A2=B2 A1=B1 A0B0 0 1 0 A3=B3 A2=B2 A1=B1 A0=B0 1 0 0 1 0 0 A3=B3 A2=B2 A1=B1 A0=B0 0 1 0 0 1 0 A3=B3 A2=B2 A1=B1 A0=B0 0 0 1 0 0 1 3.4.4 3.4.4 數(shù)值比較器數(shù)值比較器74LS85符號(hào)及邏輯功能符號(hào)及邏輯功能3.4.4 3.4.4 數(shù)值比較器數(shù)值比較器3位數(shù)值比較位數(shù)值比較3.4.4 3.4.4 數(shù)值比較器數(shù)值比較器例：用兩片例：用兩片4位二進(jìn)制數(shù)值比

41、較器位二進(jìn)制數(shù)值比較器74HC85實(shí)現(xiàn)實(shí)現(xiàn)8位二進(jìn)制數(shù)比位二進(jìn)制數(shù)比較較 。 解：解：8位數(shù)值比較位數(shù)值比較3.4.4 3.4.4 數(shù)值比較器數(shù)值比較器3.4.5 3.4.5 加加 法法 器器（1）半加器真值表）半加器真值表（2）輸出函數(shù)）輸出函數(shù)（3）邏輯圖）邏輯圖ABCOBABABAS（4 4）邏輯符號(hào)）邏輯符號(hào) 輸輸 入入 輸輸 出出被加數(shù)被加數(shù)A 加數(shù)加數(shù)B 和和S 進(jìn)位進(jìn)位CO0 00 00 1 1 01 0 1 01 1 0 11. 一位一位半加器半加器 實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)相加，不考慮低位的進(jìn)位實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)相加，不考慮低位的進(jìn)位.思考：如何用思考：如何用與非與非門實(shí)現(xiàn)半加器？門實(shí)現(xiàn)半加器？BABASBBBAAABA）（）（