第9章組合邏輯電路

1、第第9 9章章 組合邏輯電路組合邏輯電路 邏輯電路邏輯電路 組合邏輯電路組合邏輯電路 時序邏輯電路時序邏輯電路現(xiàn)時的輸出僅取現(xiàn)時的輸出僅取決于現(xiàn)時的輸入決于現(xiàn)時的輸入除與現(xiàn)時輸入有關(guān)除與現(xiàn)時輸入有關(guān)外還與原狀態(tài)有關(guān)外還與原狀態(tài)有關(guān)9.1組合邏輯電路概述 9.1組合邏輯電路概述 一、組合邏輯電路的特點一、組合邏輯電路的特點 組合邏輯電路是一些邏輯門電路的組合，是指電路在任意時刻的輸出僅僅取決于該時刻各輸入值的組合，而與過去的輸入值無關(guān)。組合邏輯電路的結(jié)構(gòu)框圖如圖9.1所示。 圖9.1 組合邏輯電路框圖 組合邏輯電路的一般具有多輸入、多輸出形式，其中，a1、a2、an表示n個輸入變量，y1、y2、

2、ym表示m個輸出變量，輸出與輸入之間的邏輯關(guān)系可以用一組邏輯函數(shù)表示，即),(2111naaafy),(2122naaafy),(21nmmaaafy 從電路結(jié)構(gòu)看，組合邏輯電路具有兩個特點： (1)不包含任何記憶（存儲）元件； (2)信號是單向傳輸?shù)模淮嬖谟奢敵龅捷斎氲姆答伝芈?。可以用真值表、卡諾圖、邏輯圖或邏輯函數(shù)表達(dá)式描述組合電路。 組合邏輯電路的分析，是指根據(jù)一個給定的邏輯電路，找出其輸出變量與輸入變量的邏輯關(guān)系，從而確定電路的邏輯功能。 分析組合邏輯電路，一般遵循如下步驟： （1）根據(jù)邏輯電路圖，從輸入端到輸出端，開始逐級推導(dǎo)，直至寫出所有輸出端的邏輯表達(dá)式。二、組合邏輯電路的分析

3、二、組合邏輯電路的分析（2）根據(jù)邏輯電路寫出的輸出函數(shù)表達(dá)式不一定是最簡表達(dá)式，應(yīng)采用公式法或卡諾圖法對邏輯表達(dá)式進(jìn)行化簡。（3）根據(jù)輸出函數(shù)最簡表達(dá)式，列出輸出函數(shù)真值表。（4）根據(jù)真值表，或化簡后的邏輯函數(shù)表達(dá)式，用文字描述概括出組合電路的邏輯功能例9.1 分析圖9.2 所示邏輯電路的功能。圖9.2 例9.1圖 解：根據(jù)組合邏輯電路的分析方法，可按如下步驟進(jìn)行。（1）寫出邏輯表達(dá)式：由前級到后級逐級寫出各個邏輯門的輸出函數(shù)。（2）用卡諾圖化簡輸出函數(shù)表達(dá)式。 AP 1CBP2BCP 3)(214CBAPPPBCAPAP35BCACBAPPY)(54 ()()YA BCABCA BCABCA

4、BACABAC（3）根據(jù)化簡后的函數(shù)表達(dá)式，列出真值表如表9.1所示。ABCY00000011010101111001101111011110表9.1真值表（4）邏輯功能描述。 由真值表可知，該電路僅當(dāng)A、B、C取值同為0或同為1時，輸出Y的值為0；其它情況下輸出Y為1。也就是說，當(dāng)輸入取值一致時輸出為0，不一致時輸出為1?？梢?，該電路具有檢查輸入信號是否一致的邏輯功能，一旦輸出為1，則表明輸入不一致。因此，通常稱該電路為“不一致電路”。 組合邏輯電路的設(shè)計過程與分析相反，它是根據(jù)給定的邏輯問題，列出邏輯函數(shù)的最簡表達(dá)式，以便最終的邏輯圖所含的門電路盡可能少。在設(shè)計中，通常采用中、小規(guī)模集成電

5、路，一片集成電路包括幾個甚至幾十個同一類型的門電路。因此，盡可能減少所用器件的數(shù)目和種類，這樣使組裝好的電路結(jié)構(gòu)緊湊，達(dá)到工作可靠的目的。 設(shè)計組合邏輯電路，一般遵循以下步驟： （1）根據(jù)實際問題，確定輸入變量與輸出變量，及它們之間的邏輯關(guān)系；定義變量邏輯狀態(tài)含義，即確定邏輯狀態(tài)0和1的實際意義；列寫真值表。三、組合邏輯電路的設(shè)計三、組合邏輯電路的設(shè)計 （2）根據(jù)真值表寫邏輯表達(dá)式，并化簡成最簡“與或”邏輯表達(dá)式。 （3）選擇門電路和型號。 （4）按照門電路類型和型號變換邏輯函數(shù)表達(dá)式 （5）根據(jù)邏輯函數(shù)表達(dá)式畫邏輯圖。 例9.2 設(shè)計一個三人表決器電路，當(dāng)兩個或兩個以上的人表示同意時，決意才

6、能通過。 解：根據(jù)組合邏輯電路的設(shè)計方法，可按如下步驟進(jìn)行。 （1）確定輸入、輸出變量，定義邏輯狀態(tài)的含義。 設(shè)A、B、C代表三個人，作為電路的三個輸入變量，當(dāng)A、B、C為1時表示同意，為0表示不同意。將Y設(shè)定為輸出變量，代表決意是否通過的結(jié)果，當(dāng)Y為1表示該決意通過，當(dāng)Y為0表示決意沒有通過。（2）根據(jù)題意列出真值表，如表9.2所示。ABCY00000010010001111000101111011111表9.2 真值表（3）由真值表寫出輸出變量函數(shù)表達(dá)式并化簡： （4）畫出邏輯電路如圖9.2所示。9.1.3組合邏輯電路的設(shè)計ACBCABABCCABCBABCAY (a) 卡諾圖化簡 (b)

7、邏輯電路圖圖9.2 例9.2例9.4 設(shè)有甲、乙、丙三臺電動機(jī)，它們運轉(zhuǎn)時必須滿足在任何時間必須有且僅有一臺電動機(jī)運 行，如不滿足該條件，就輸出報警信號，試設(shè)計該報警電路。解：（1）將甲、乙、丙三臺電動機(jī)的狀態(tài)設(shè)定為輸入變量，分別表示為A、B、C；且用1表示電動機(jī)運行，用0表示停轉(zhuǎn)；將報警信號設(shè)定為輸出變量，用Y表示，當(dāng)Y為0時表示正常狀態(tài)，當(dāng)Y為1時為報警狀態(tài)。（2）根據(jù)題意列出真值表，如表9.3所示。ABCY00010010010001111000101111011111表9.3 真值表9.1.3組合邏輯電路的設(shè)計（4）若74系列中各種門電路均可以使用，邏輯函數(shù)表達(dá)式可化簡為： ABACB

8、CCBAY（5）畫出邏輯電路如圖9.3所示。圖9.3 例9.4（3）由真值表寫出輸出變量函數(shù)表達(dá)式并化簡：ABCCABCBABCACBAY9.2常用組合邏輯電路部件 常用組合邏輯電路部件有編碼器、譯碼器、加法器、編碼器、譯碼器、加法器、數(shù)據(jù)選擇器和數(shù)值比較器數(shù)據(jù)選擇器和數(shù)值比較器等，這些組合邏輯電路可以用門電路來設(shè)計，但一般是用中規(guī)模集成電路實現(xiàn)的。一、編碼器（普通編碼器和優(yōu)先編碼器普通編碼器和優(yōu)先編碼器）一、編碼器（普通編碼器和優(yōu)先編碼器普通編碼器和優(yōu)先編碼器）普通編碼器普通編碼器普通編碼器普通編碼器圖9.4 3位二進(jìn)制編碼器邏輯符號 優(yōu)先編碼器優(yōu)先編碼器 優(yōu)先編碼器允許同時有兩個以上的輸入

9、信號為有效電平，編碼器給所有的輸入信號規(guī)定了優(yōu)先順序；當(dāng)有多個輸出信號同時出現(xiàn)時，只對其中優(yōu)先級別最高的一個進(jìn)行編碼。 優(yōu)先編碼器優(yōu)先編碼器 其邏輯圖如圖所示，它的輸入和輸出均以低電平作為有效信號（在本書，在邏輯圖的輸入輸出端加小圓圈表示低電平有效） 8/3線優(yōu)先編碼器邏輯符號使能輸入端1ST 編碼器不工作，編碼器輸出全1 0ST 編碼器處于工作狀態(tài) 8/3線優(yōu)先編碼器真值表誰的優(yōu)先級最高？誰的優(yōu)先級最低？ 8/3線優(yōu)先編碼器真值表（3）1ST 編碼器不工作，編碼器輸出全1 0ST 編碼器處于工作狀態(tài) 8/3線優(yōu)先編碼器真值表（4）使能輸出端 和擴(kuò)展輸出端SYESY例4.3.1：試用兩片74L

10、S148組成16線4線優(yōu)先編碼器。將A0-A15 16個低電平輸入信號變?yōu)?000-1111 16個4位二進(jìn)制代碼，其中A15的優(yōu)先權(quán)最高，A0的優(yōu)先權(quán)最低。編碼器的應(yīng)用（1）編碼輸入信號的連接：因為每片74LS148只有8個編碼輸入端，而現(xiàn)在要求編碼的輸入信號為16個，則可按優(yōu)先級的高低，將A8-A15接到第二片上，而A7-A0接到第一片上。如圖所示：（2）片間連接：按優(yōu)先順序要求，兩片之間關(guān)系應(yīng)該為第2片編碼時，第1片應(yīng)禁止編碼，只有第2片沒有編碼輸入時才允許第1片編碼，即：1、當(dāng)?shù)?片74LS148的ST=0時，若該片有編碼信號輸入，即A8-A15有為低電平的信號，則YS=1；要求第1片

11、應(yīng)該禁止編碼，即要求第1片的ST=1，所以將第1片的YS與第2片的ST端連接即可。2、當(dāng)?shù)?片74LS148的ST=0時，若該片無編碼信號輸入，即A8-A15全為高電平，則YS=0；此時，允許第1片編碼，即第1片的選通輸入端ST=0，所以將第2片的YS與第1片的ST端連接即可實現(xiàn)16個輸入信號的優(yōu)先編碼。片間連接如圖所示：（3）編碼輸出信號的連接：因為第2片有編碼信號輸入時，它的輸出信號的最高位為1，當(dāng)無編碼信號輸入時，它的最高位為0；又因為當(dāng)有編碼信號輸入時，它的YES=0,可以將YES接個非門得高電平1.因此可以將YES作為輸出編碼的第四位。如圖所示：分析功能編碼器總結(jié)1、編碼器的概念：

12、所謂編碼就是用文字、符號或數(shù)碼表示特定對象的過程。編碼器就是實現(xiàn)編碼操作的電路。2、編碼器的分類：編碼器可分為普通編碼器和優(yōu)先編碼器兩種。3、普通編碼器1）特點 在任何時刻只有一個編碼信號有效，編碼器對之進(jìn)行編碼。2）二進(jìn)制普通編碼器 以8線-3線編碼器為例說明。編碼器總結(jié)4、優(yōu)先編碼器1）特點 允許多個編碼信號同時有效，而且電路只對優(yōu)先級最高的信號編碼，不理會低優(yōu)先級信號。2）二進(jìn)制優(yōu)先編碼器 以8線-3線優(yōu)先編碼器74HC148/74LS148為例。 掌握8線-3線編碼器的應(yīng)用，注意在74LS148中3個控制信號的作用。 重點：編碼器的概念，注意普通編碼器和優(yōu)先編碼器的區(qū)別，講解典型電路7

13、4LS148的應(yīng)用。9.2.2 譯碼器9.2.2 譯碼器（一）二進(jìn)制譯碼器（一）二進(jìn)制譯碼器最典型的3線-8線譯碼器是74LS13874LS138的邏輯功能：表9.674LS138真值表 1）有三個譯碼輸入端（又稱地址輸入端）A2、A1、A0，八個譯碼輸出端 ，以及三個控制端（又稱使能端）E1、 E2、E3Y0Y774LS138的邏輯功能：表9.674LS138真值表 2） E1、 E2、E3是譯碼器的控制輸入端，當(dāng) E1 = 1、 E2 + E3 = 0 (即 E1 = 1, E2和 E3 均為0)時，譯碼器處于工作狀態(tài)。否則，譯碼器被禁止，所有的輸出端被封鎖在高電平。工作狀態(tài)可以譯碼禁止工

14、作當(dāng)譯碼器處于工作狀態(tài)時，每輸入一個二進(jìn)制代碼將使對應(yīng)的一個輸出端為低電平，而其它輸出端均為高電平其邏輯符號如圖9.7所示。 圖9.774LS138邏輯符號例4.3.2：試用兩片3線8線譯碼器74HC138/74LS138組成4線16線譯碼器。將輸入的4位二進(jìn)制代碼D3D2D1D0譯成16個獨立的低電平信號Y0Y15。解：（1）譯碼器輸出信號的連接：因為每片74LS138只有8個輸出端，而現(xiàn)在要求編碼的輸出信號為16個，則可將Y0-Y7接到第1片上，而Y8-Y15接到第二片上。如圖所示：(2)分析兩片譯碼器之間的關(guān)系：兩片不能同時處于同一種工作狀態(tài)，即當(dāng)一片譯碼器工作是，另一片則必須處于禁止譯

15、碼狀態(tài)。因此，兩片之間的連接方式有兩種：1）第1片的E2、E3與第二片的E1連接作為輸入的第四個地址+5V2）第1片的E1與第二片的E2、E3 連接作為輸入的第四個地址(1)片工作，(2)片禁止。若輸入D3D2D1D0=0100時，譯碼器_輸出_。000（1）11110111(2)片工作，(1)片禁止。若輸入D3D2D1D0=1101時，譯碼器_輸出_。111（2）1111101174LS138除了具有譯碼器功能外，還可以結(jié)合門電路實現(xiàn)組合邏輯邏輯函數(shù)。例：試用3/8譯碼器，并輔以適當(dāng)門電路實現(xiàn)下列組合邏輯函數(shù)： 將所給表達(dá)式化成最小項表達(dá)式如下CBABBAY765107651076510YY

16、YYYmmmmmmmmmmCBACABCBACBACBACBABBAY二、二十進(jìn)制譯碼器（BCD譯碼器）輸入端：4 輸出端：10二-十進(jìn)制譯碼器的輸入是十進(jìn)制數(shù)的4位二進(jìn)制編碼（BCD碼），分別用A3、A2、A1、A0表示；輸出的是與10個十進(jìn)制數(shù)字相對應(yīng)的10個信號，用Y9Y0表示。由于二-十進(jìn)制譯碼器有4根輸入線，10根輸出線，所以又稱為4線-10線譯碼器。二十進(jìn)制譯碼器的作用是將輸入的二進(jìn)制代碼（BCD碼）譯成10個高電平或低電平輸出。 二十進(jìn)制譯碼器74LS42的邏輯符號如圖圖9.10二十進(jìn)制譯碼器74LS42的邏輯符號 從該表中可以看出，該譯碼器的輸出電平為低電平有效。其次，對于84

17、21碼中不允許的出現(xiàn)非法碼（即偽碼，1011-1111），譯碼器輸出無低電平信號，即對這六個非法碼拒絕翻譯。三、顯示譯碼器 用來驅(qū)動各種顯示器件，從而將用二進(jìn)制代碼表示的數(shù)字、文字、符號翻譯成人們習(xí)慣的形式直觀地顯示出來的電路，稱為顯示譯碼器。 顯示譯碼器主要由譯碼器和驅(qū)動器兩部分組成，通常這二者都集成在一塊芯片中。 顯示譯碼器的輸入一般為二十進(jìn)制代碼，其輸出的信號用以去驅(qū)動顯示器件，顯示出十進(jìn)制數(shù)字來。數(shù)字、文字、符號代碼顯示譯碼器顯示器 數(shù)字顯示器件 在數(shù)字系統(tǒng)中常見的數(shù)碼顯示器通常有：發(fā)光二極管數(shù)碼管(LED數(shù)碼管)和液晶顯示數(shù)碼管(LCD數(shù)碼管)兩種。 我們主要討論發(fā)光二極管數(shù)碼管。

18、發(fā)光二極管數(shù)碼管是用發(fā)光二極管構(gòu)成顯示數(shù)碼的筆劃來顯示數(shù)字，由于發(fā)二極管會發(fā)光，故LED數(shù)碼管適用于各種場合。1、常用的顯示器件工作原理 LED數(shù)碼管 LED數(shù)碼管又稱為半導(dǎo)體數(shù)碼管，它是由多個LED按分段式封裝制成的。 LED數(shù)碼管有兩種形式：共陰型和共陽型。 LED數(shù)碼管顯示器件常用的是七段顯示器件，使用七個發(fā)光二極管構(gòu)成。 顯示器件（LED數(shù)碼管）七段半導(dǎo)體數(shù)碼顯示器abcdefg分段式數(shù)碼管是利用不同發(fā)光段組合的方式顯示不同數(shù)碼的 abcdefgh a b c d a f b e f g h g e c d(a) 外形圖(b) 共陰極(c) 共陽極+VCCabcdefghLED數(shù)碼管有

19、兩種形式：共陰型和共陽型。abcdefg510YaYbYgabg510510發(fā)光二極管Ya-Yg: 控制信號高電平時,對應(yīng)的LED亮低電平時,對應(yīng)的LED滅七段數(shù)字顯示器工作原理abcdfga b c d e f g1 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 1eBCD七段顯示譯碼器概念：七段顯示器譯碼器把輸入的BCD碼，翻譯成驅(qū)動七段LED數(shù)碼管各對應(yīng)段所需的電平。作用：將輸入的BCD代碼譯成數(shù)碼管所需要的驅(qū)動信號，以便使數(shù)碼管用十進(jìn)制數(shù)字顯示出BCD代碼所表示的數(shù)值。2、顯示譯碼器數(shù)字、文字、符號代碼顯示譯碼器顯示器BCD七段顯示譯碼器原理A3-A0: 輸入

20、數(shù)據(jù)要設(shè)計的七段顯示譯碼器aYaYbYcYdYeYfYg顯示譯碼器A3A2A1A0bcdefga常用的顯示譯碼器1)可驅(qū)動共陽極數(shù)碼管：74LS46、74LS472)可驅(qū)動共陰極數(shù)碼管：74LS48、74LS4974LS4774LS47顯示譯碼器顯示譯碼器圖9.13 七段顯示譯碼器74LS47的邏輯符號8421BCD碼輸入輸出（1）燈測試輸入信號LT (也稱試燈信號) 作用：用于檢測數(shù)碼管各段能否正常發(fā)光（在試燈時要求LT=0）。（2）滅零輸入信號RBI 作用：把不希望顯示的零熄滅。（3）特殊控制端BI/RBO。 滅燈輸入，滅零輸出，可以作輸入端，也可以作輸出端?？刂贫?4LS47功能表 各控

21、制端的功能如下： 各控制端的功能如下： 各控制端的功能如下：譯碼器總結(jié)1、譯碼器的概念 譯碼就是將代碼“翻譯” 為輸出信號的過程，譯碼器就是實現(xiàn)譯碼操作的電路。2、譯碼器的分類 譯碼器可分為二進(jìn)制譯碼器、BCD碼譯碼器和顯示譯碼器。 3、二進(jìn)制譯碼器 二進(jìn)制譯碼器的輸入代碼是二進(jìn)制碼，它可用二極管矩陣和集成門實現(xiàn)。典型電路是74LS138，特別注意74LS138選通信號的作用及其選通條件，注意譯碼器的每個輸出是輸入變量的一個最小項（或其反）。 4、二十進(jìn)制（BCD碼）譯碼器其輸入代碼是BCD碼，原理與二進(jìn)制譯碼器類似。 譯碼器總結(jié)5、顯示譯碼器 顯示譯碼器是專門為數(shù)碼顯示器件而設(shè)計的電路，其輸

22、入是BCD碼，輸出是七段顯示驅(qū)動信號。典型電路是74LS47，6、用譯碼器設(shè)計組合邏輯電路 1）設(shè)計原理：利用譯碼器產(chǎn)生輸入變量的所有最小項，再利用輸出端附加門實現(xiàn)最小項之和。 2）器件選擇方法： 實現(xiàn)n變量邏輯函數(shù)采用n位二進(jìn)制譯碼器。輸出附加門可選用或門（譯碼器輸出原函數(shù)時）或者與非門（譯碼器輸出反函數(shù)時）。9.2.3 加法器舉例：A=1101, B=1001, 計算A+B1 1 0 11 0 0 1+011010011加法運算的基本規(guī)則：（1）逢二進(jìn)一。（2）最低位是兩個數(shù)最低位的相加，不需考慮進(jìn)位。（3）其余各位都是三個數(shù)相加，包括加數(shù)、被加數(shù)和低位來的進(jìn)位。（4）任何位相加都產(chǎn)生兩個

23、結(jié)果：本位和、向高位的進(jìn)位。加法器分兩類：1）半加器2）全加器 半加運算不考慮從低位來的進(jìn)位。只有加數(shù)和被加數(shù)參與運算。A-加數(shù);B-被加數(shù);S-本位和;Co-進(jìn)位。真值表BABABASABCo （1）半加器全加器：A-加數(shù)；B-被加數(shù)；Ci-1-低位的進(jìn)位；S-本位和；Ci-進(jìn)位。 相加過程中，既考慮加數(shù)、被加數(shù)又考慮低位的進(jìn)位。1111iiiiiiiiiiiiiCBACBACBACBAS11111iiiiiiiiiiiiiiiiiiiCBCABACBACBACBACBAC由真值表可得： 全加器的邏輯符號分別如圖 全加器 按進(jìn)位方式的不同，可分為串行進(jìn)位二進(jìn)制并行加法串行進(jìn)位二進(jìn)制并行加法器

24、器和超前進(jìn)位二進(jìn)制并行加法器超前進(jìn)位二進(jìn)制并行加法器兩種類型。（1）串行進(jìn)位加法器(74H183、74LS183)如圖：用全加器實現(xiàn)4位二進(jìn)制數(shù)相加。注意：CI0=0和進(jìn)位：把n位全加器串聯(lián)起來，低位全加器的進(jìn)位輸出連接到相鄰的高位全加器的進(jìn)位輸入。：進(jìn)位信號是由低位向高位逐級傳遞的，速度不高。串行進(jìn)位加法器的優(yōu)缺點：（1）缺點：運算速度慢；（2）優(yōu)點：電路結(jié)構(gòu)比較簡單，因而在對運算速度要求不高的設(shè)備中，這種加法器仍然可取。（2）超前進(jìn)位加法器 超前進(jìn)位加法器：各位的進(jìn)位信號直接由加數(shù)和被加數(shù)決定不需依賴低位的進(jìn)位。 超前進(jìn)位加法器的原理是利用低位的加輸入和進(jìn)位輸入直接得到高位的和及進(jìn)位輸出。

25、 為了提高運算速度，必須設(shè)法減小由于進(jìn)位信號逐級傳遞所耗費的時間，那么高位的進(jìn)位輸入信號能否在相加運算的開始就知道呢？iSii()iABCI超前進(jìn)位加法器的原理：討論產(chǎn)生進(jìn)位的情況）Ai=Bi=1時(AiBi=1)1iCO 即：不論低位運算結(jié)果如何，本位產(chǎn)生進(jìn)位輸出。）Ai=0，Bi=1或Ai=1，Bi=0且CI=1時,COi=1即：Ai+Bi=1,且CI=1時，COi=1因此，()iiiiiiCOA BA B CI全加器第i位的和， iiiBAG iiiPAB進(jìn)位生成項進(jìn)位傳遞條件()iiiiiiiiiCOABAB CIGPCI進(jìn)位表達(dá)式000000011111111101002222222

26、22121021003333333332321321032100SPCICOGPCISPCICOGPCIGPGPPCISPCICOGPCIGPGP PGP PPCISPCICOGPCIGPGPPGPP PGPP PPCIiiiiiiSABCIPCI和表達(dá)式4位超前進(jìn)位加法器遞推公式常用并行加法器有位超前進(jìn)位二進(jìn)制并行加法器74283，該器件的邏輯符號如圖: 根據(jù)余3碼的定義可知，余3碼是由8421碼加3形成的代碼。所以，用4位二進(jìn)制并行加法器實現(xiàn)從8421碼到余3碼的轉(zhuǎn)換，只需從4位二進(jìn)制并行加法器的輸入端 輸入8421碼，而從輸入端 輸入二進(jìn)制數(shù)0011，進(jìn)位輸入端 加上“0”，便可從輸出端

27、 得到與8421碼對應(yīng)的余3碼。其邏輯電路如圖9.18。 1234AAAA1234BBBB0C1234FFFF圖9.18 例9.9例9.9用4位二進(jìn)制并行加法器設(shè)計一個將8421碼轉(zhuǎn)換成余3碼的代碼轉(zhuǎn)換電路。加法器總結(jié)1、加法器1）一位加法器 包括半加器和全加器兩種。兩者區(qū)別在于，半加器不考慮低位進(jìn)位，全加器要考慮低位進(jìn)位。一般采用全加器。掌握全加器的真值表。2）全加器 全加器分為串行加法器和超前進(jìn)位加法器兩種。 串行加法器的原理是將多個一位全加器串聯(lián)起來，將低位加法器的進(jìn)位依次接到高位加法器的進(jìn)位輸入。其特點是結(jié)構(gòu)簡單但是運算速度慢。 超前進(jìn)位加法器的原理是利用低位的加輸入和進(jìn)位輸入直接得到

28、高位的和及進(jìn)位輸出，其典型電路是74LS283，超前進(jìn)位加法器的特點是運算速度快但結(jié)構(gòu)復(fù)雜。9.2.4 數(shù)值比較器定義：對兩數(shù)A、B（可以是一位，也可是多 位）進(jìn)行大小比較的邏輯電路。比較 的結(jié)果有AB、AB) I(AB)Y(AB3A3B2A2B1A1B0A0B0A0=B0A0=B0A0=B01 0 00 1 00 0 11 0 00 1 01 0 00 1 01 0 00 1 01 0 00 1 01 0 00 1 00 0 1多位數(shù)值比較器（四位數(shù)值比較器）來自低位的比較結(jié)果從真值表可以看出： （1）4位數(shù)值比較器實現(xiàn)比較運算是依照“高位數(shù)大則該數(shù)大，高位數(shù)小則該數(shù)小，高位數(shù)相等看低位”的

29、原則，從高位到低位依次進(jìn)行比較而得到的。 （2） 、 、 是級聯(lián)輸入端，應(yīng)用級聯(lián)輸入端可以擴(kuò)展比較器的位數(shù)，方法是將低位片的輸出 、 和 分別于高位片的級聯(lián)輸入端 、 、 相連。不難理解，只有當(dāng)高位數(shù)相等，低4位比較的結(jié)果才對輸出起決定性的作用。 )(BAI)(BAI)(BAI)(0BAY)(1BAY)(2BAY)(BAI)(BAI)(BAI三三. .集成數(shù)值比較器及其應(yīng)用集成數(shù)值比較器及其應(yīng)用 典型的典型的4 4位數(shù)值比較器是位數(shù)值比較器是74LS8574LS85邏輯符號例9.10 試用兩片4位數(shù)值比較器74LS85組成8位數(shù)值比較器。 析：兩片數(shù)值比較器級聯(lián)，只要將低位片的輸出 、 和 分

30、別與高位片的級聯(lián)輸入端 相連，再將低位片的、接地，接高電平即可。)(0BAY)(1BAY)(2BAY)(BAI)(BAI)(BAI 9.2.5 數(shù)據(jù)選擇器 定義：根據(jù)地址選擇碼從多路輸入數(shù)據(jù)中選擇一路，送到輸出。(又稱多路開關(guān)). 在數(shù)據(jù)選擇器中，要用地址輸入信號來完成挑選數(shù)據(jù)任務(wù)。一個4選1的數(shù)據(jù)選擇器，應(yīng)有兩個地址輸入端，共有22 =4種組合，每種組合可選擇對應(yīng)的一路輸入數(shù)據(jù)來輸出；同理，8選1 數(shù)據(jù)選擇器，應(yīng)有3個地址輸入端； 16選1 數(shù)據(jù)選擇器，應(yīng)有4個地址輸入端；依次類推。 1）4選1數(shù)據(jù)選擇器 圖9.22是4選1數(shù)據(jù)選擇器的框圖，圖中D0D3是4個數(shù)據(jù)輸入端，Y為輸出端，A1A0

31、為地址輸入端，為選通（使能）輸入端，低電平有效。圖9.22 4選1數(shù)據(jù)選擇器框圖輸入輸出A1A0D0D1D2D3Y 10000D0D0001D1D1010D2D2011D3D3 當(dāng) =1時，Y=0，數(shù)據(jù)選擇器不工作； 當(dāng) =0時， ，此時，根據(jù)地址碼A1A0不同，將從D0D3中選出一個數(shù)據(jù)輸出。如果地址碼A1A0依次改變，由00011011，則輸出端將依次輸出D0、D1、D2、D3，這樣就可以將并行輸入的代碼變?yōu)榇休敵龅拇a了。SS301201101001DAADAADAADAAY 4選1數(shù)據(jù)選擇器的典型電路是74LS153。74LS153實際上是雙4選1數(shù)據(jù)選擇器，其內(nèi)部有兩片功能完全相同

32、的4選1數(shù)據(jù)選擇器。四選一數(shù)據(jù)選擇器的典型器件74LS153/74HC153ST輸入輸出A1A0D0D1D2D3Y 10000D0D0001D1D1010D2D2011D3D3表9.12 74LS153真值表圖9.24 集成數(shù)據(jù)選擇器74LS153邏輯符號 8選1數(shù)據(jù)選擇器的原理與4選1原理一樣。 典型的8選1數(shù)據(jù)選擇器器件為74LS151 2）8選1數(shù)據(jù)選擇器邏輯符號,Y WST3.3.數(shù)據(jù)選擇器的典型應(yīng)用數(shù)據(jù)選擇器的典型應(yīng)用 （1）數(shù)據(jù)選擇器通道的擴(kuò)展 利用選通端及外加輔助門電路實現(xiàn)通道擴(kuò)展。例如，用兩個4選1數(shù)據(jù)選擇器（可選1片74LS153）通過級聯(lián)，構(gòu)成8選1數(shù)據(jù)選擇器例4.3.4

33、用雙4選1數(shù)據(jù)選擇器構(gòu)成8選1數(shù)據(jù)選擇器.1)輸入數(shù)據(jù)端和輸出端的連接：2）地址端的連接A2=0時，上邊一半數(shù)據(jù)選擇器工作，數(shù)據(jù)D0D3選擇一路輸出；A2=0時，上邊一半數(shù)據(jù)選擇器工作，數(shù)據(jù)D4D7選擇一路輸出。A2=1時，下邊一半數(shù)據(jù)選擇器工作，數(shù)據(jù)D4D7選擇一路輸出。A2（2）實現(xiàn)邏輯函數(shù) 用數(shù)據(jù)選擇器也可以實現(xiàn)邏輯函數(shù)，主要是因為數(shù)據(jù)選擇器輸出信號邏輯表達(dá)式具有以下特點：具有標(biāo)準(zhǔn)與或表達(dá)式形式；提供了地址變量的全部最小項；一般情況下，輸入信號Di可以當(dāng)成一個變量處理。由于任何組合邏輯函數(shù)都可以寫成唯一的最小項表達(dá)式的形式，因此，從原理上講，應(yīng)用對照比較的方法，用該數(shù)據(jù)選擇器可以不受限制

34、地實現(xiàn)任何組合邏輯函數(shù)。如果函數(shù)的變量數(shù)為k，那么應(yīng)選用地址變量數(shù)為n=k或n=k-1的數(shù)據(jù)選擇器。方法：1）根據(jù)給定的邏輯函數(shù)式的變量數(shù)，選定數(shù)據(jù)選擇器。 原則：對于有n個輸入變量的函數(shù)，可以選擇地址輸入端等于n，或等于n-1的數(shù)據(jù)選擇器。例：2）確定數(shù)據(jù)選擇器輸入變量的表達(dá)式或取值：通過比較所求邏輯函數(shù)式和數(shù)據(jù)選擇器的輸出表達(dá)式來確定選擇器輸入變量的表達(dá)式或取值。3）按照求出的表達(dá)式或取值連接電路，畫電路連線圖ABCBACBAL確定數(shù)據(jù)選擇器確定數(shù)據(jù)選擇器的輸入變量 2 1 ABCBACBAL原則：對于有n個輸入變量的函數(shù)，可以選擇地址輸入端等于n，或等于n-1的數(shù)據(jù)選擇器。3個變量，選用

35、4選1數(shù)據(jù)選擇器。邏輯函數(shù) 1 選用74LS153/74HC153 2 將邏輯函數(shù)式寫成數(shù)據(jù)選擇器輸出函數(shù)的形式，再進(jìn)行比較 2 ()()() 0() 1LA B CA BCABA B CA B CABAB 4選1數(shù)據(jù)選擇器輸出信號的表達(dá)式：100101102103()()()()YA ADA A DA A DA A D比較L和Y，得：01231001DCDCDDAAAB、畫連線圖 3 3 01231001DCDCDDAAAB、 例 用數(shù)據(jù)選擇器實現(xiàn)下列函數(shù) 函數(shù)變量個數(shù)為4，則應(yīng)選用地址變量為3的8選1數(shù)據(jù)選擇器實現(xiàn)，可選用74LS151。將函數(shù)F的前3個變量A、B、C作為8選1的數(shù)據(jù)選擇器

36、的地址碼A2A1A0，剩下一個變量D作為數(shù)據(jù)選擇器的輸入數(shù)據(jù)。已知8選1數(shù)據(jù)選擇器的邏輯表達(dá)式為 比較Y與F的表達(dá)式可知 DCABDCABDCBADCBADCBADCBACDBADCBAF70126012501240123012201210120012DAAADAAADAAADAAADAAADAAADAAADAAAY010176543210DDDDDDDDDDDD，圖9.26 例9.11的連線圖010176543210DDDDDDDDDDDD， 例9.12 使用數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)F=AB+BC+AC。 解：將函數(shù)表達(dá)式Y(jié)整理成最小項之和形式 圖9.27 例9.9的連線圖ABCCABCBAB

37、CABBACAABCCCABACBCABF 比較邏輯表達(dá)式F和8選1數(shù)據(jù)選擇器的邏輯表達(dá)式Y(jié)，最小項的對應(yīng)關(guān)系為F=Y，則A=A2，B=A1，C=A0，Y中包含F(xiàn)的最小項時，函數(shù)Dn=1，未包含最小項時，Dn=0。于是可得 根據(jù)上面分析結(jié)果，畫出連線圖，如上圖9.27所示。1076534210DDDDDDDD數(shù)據(jù)選擇器總結(jié)1、概念： 根據(jù)地址選擇碼從多路輸入數(shù)據(jù)中選擇一路，送到輸出。(又稱多路開關(guān))。2、工作原理： 主要依靠地址輸入端的狀態(tài)選擇輸入端數(shù)據(jù)，并將輸入端的數(shù)據(jù)傳送到輸出。3、典型的雙四選一數(shù)據(jù)選擇器電路：74LS/HC153 掌握其工作原理及其控制信號的作用。并重點掌握其應(yīng)用。數(shù)據(jù)選擇器總結(jié)4、用數(shù)據(jù)選擇器設(shè)計組合邏輯電路。方法：1）根據(jù)給定的邏輯函數(shù)式的變量數(shù)，選定數(shù)據(jù)選擇器。 原則：對于有n個輸入變量的函數(shù)，可以選擇地址輸入端大于等于n-1的數(shù)據(jù)選擇器。例：2）確定數(shù)據(jù)選擇器輸入變量的表達(dá)式或取值：通過比較所求邏輯函數(shù)式和數(shù)據(jù)選擇器的輸出表達(dá)式來確定選擇器輸入變量的表達(dá)式或取值。3）按照求出的表達(dá)式或取值連接電路，畫電路